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運用後CMOS微機電製程提昇射頻電感品質因素 Quality Factor Enhancement of RF Inductors using Post-CMOS MEMS TechnologyIC 編號：M25-92A-30t指導教授：葉哲良 清華大學電子研究所教授電話：03- Ext.2192 E-mail:jayeh@.tw 設計者：曾嵩弼 ,碩士班研究生電話：03- Ext.3730 E-mail:g915069@.tw一、中文摘要(及關鍵字)現階段大部分以CMOS製程所完成的電感，其品值因素(Q值)都不甚理想。其中一項主要的影響因素便是因基材所造成的能量損耗。本計劃擬以減低基材所造成的能量損耗為目標,如減少Eddy current所造成的損耗，主要有四種方法,(1)以柱狀金屬為底層(2)以np wells pattern及trench isolation的底層(3)以額外製程加工將基材蝕刻去除。 AbstractThe quality factor of the on-chip inductor of CMOS process is not very high. One of the main factors is the substrate loss. The purpose of this project is to reduce the loss that induced in the substrate, like reduce eddy current loss. There are four idea proposed, (1) metal poles (2) np wells pattern with trench isolation (3) etching silicon substrate by using post CMOS process.Keyword: Spiral inductor, substrate, MEMS. 計劃緣由與目的近來由於個人無線通訊的快速發展。低耗能、低價位及高可攜性的無線通訊設備需求量大增，所以射頻無線接收機的研製相對舉足輕重。射頻積體電路的組成除了一般的電晶體之外還有許多的被動元件。其中又以電感最常被應用在電路中，如：低雜訊放大器[1]、壓控震盪器[2]與功率放大器等。使用電感最主要的原因有二：一是電感因為其雜散電阻值較小，所以不會造成太多的壓降。二是電感理想上不會產生雜訊。射頻積體電路的特性好壞與電感的Q值有密切的關係，通常Q值越高的電感能帶給電路較好的特性。為了達成射頻SoC的理想，我們必須將電感製作在晶片內。而CMOS製程因為其具有高整合度及完整的設計的流程，使得越來越多RF電路都以CMOS來實現。研究方法與成果 3.1設計原理與方法此次設計的重點是著重於基材部分的改善,所以電感本體(圖一) 並無做重大改變。只有連結多層金屬層(metal+via+metal)以增加導線的截面積進而減低電阻值所造成的損耗。 而減低基材所造成的能量損耗，這次主要提出四種方法,(1)以柱狀金屬為底層(2)以n p wells pattern及trench isolation的底層(3)以額外製程加工將基材蝕刻去除. I. 柱狀金屬結構用途之說明： 由於CMOS 電感的損耗中，有一部份是肇因於電感的磁場在基材上產生Eddy current。為了避免Eddy current的產生，我們使用柱狀金屬結構，來干擾Eddy current的產生。電感的磁場會先在柱狀金屬結構產生Eddy current，但因其為”柱狀”，因此Eddy current不只能侷限在每根金屬柱裡，且其值會非常小，如此便能降低電感的損耗，以提高Q值。 2. n p wells pattern及trench isolation結構用途之說明: n p wells pattern和trench isolation的目的也是要使得因產生Eddy current所造成的損耗減低。n p wells以放射狀的圖形佈在基材上與Eddy current流動路徑成垂直，n-well和p-well中間又夾加trench isolation以達到阻撓Eddy current流動路徑的目的。 3. 製程加工將基材蝕刻結構用途之說明: 若基材會造成的電感能量損耗，那麼將基材蝕刻去除會是最佳的結構，因為並無介質容許Eddy current的產生，所以便不會有能量損耗。 3.2架構I. 柱狀金屬之架構: 柱狀金屬結構是由Contact，Metal 1，VIA，Metal 2n p wells pattern及trench isolation之架構: n p wells pattern及trench