Active-HDL使用教程__仿真篇.doc

Active-HDL使用教程——仿真篇 Active-HDL基本使用说明Macro/VSIMSA命令使用参考在Active-HDL之中更新相应的器件库”Console”之中直接运行命令，或写成Macro文件执行；另一种是不启动Active-HDL图形界面的情况下在Vsimsa中运行，或者写成TCL/TK等脚本运行。本文所指的GUI模式运行一般是指在图形界面中使用菜单的操作方式。 Active-HDL基本使用说明 建立工程启动Active-HDL后打开或新建一个workspace。 在Workspace之中新建或打开一个design。如果在一个workspace里包含有多个design，多不同的Design进行操作时只要选择这个Design然后鼠标右键把它激活就可以了，当前激活的Design是以黑体显示的。 在当前的Design之中加入或新建设计源文件；在加入已有的源文件时可以选择“Make Local Copy”把源文件复制到当前Design之中，否则只是做了一个链接。 编译源文件选择一个或多个设计源文件鼠标右键编译这些文件，检查语法错误。 注意事项： 一个设计之中的源文件编译是有顺序的，要先编译底层再编译上层；Verilog编译命令是vlog（等同于alog）；另外也可以使用averilog来编译；VHDL编译命令是vcom（等同于acom）；C语言的编译命令是ccomp；各详细命令请参阅《Macro/VSIMSA命令使用参考》或HELP文件。 对于一些带有调用其它库文件的Verilog源代码，在编译时需要带入相应的库：在GUI模式下先指定这些库，在“Design”“Settings” “Verilog”“Verilog Libraries”中加入相应的库；在命令行模式下，只要使用“-L”参数带入相应的库即可。这些库要在Library Manager之中可见的，否则先打开Library Manager加入相应的库。 对于一些包含有DLL的设计源码，在编译时需要带入相应的DLL文件在GUI模式下先指定这些DLL文件，在“Design”“Settings”“Verilog PLI”中加入相应的DLL文件；在命令行模式下，只要“-PLI”参数入相应的。 建议使用O3等级进行编译以提高仿真速度，在GUI模式下，在“Design”“Settings”“VHDL”或Verilog之中的“Enable Debug …..”选择“Level 3”；在命令行模式下，只要使用“-O3”参数即可。 对于较大的设计，第一次引入到Active-HDL的时候建议使用已有的排过序的文件列表进行变异，这样文件顺序就没有问题。提高编译速度的基本原则：使用一次全部编译命令；使用文件列表进行编译仿真仿真分为三个基本步骤，第一为初始化，第二添加波形，第三是运行初始化：初始化过程就是“Load”的过程，也就是启动仿真器的过程。在GUI模式下，先在“Design Brower”中设置仿真的顶层，然后从“Design”“Initialize Simulation”启动仿真。在命令行模式下，使用vsim等同于asim命令启动仿真器。 添加波形：启动仿真之后，在GUI模式下打开一个波形文件，把需要的信号从“Design Browser”之中拖到波形文件之中。在命令行模式下，使用Trace命令加入需要观察的信号。运行：在GUI模式下直接点击运行图标即可，请注意“RUN”，“RUN FOR”以及“RUN UNTIL”的区别。在命令行模式下，使用run命令运行。各详细命令请参阅《Macro/VSIMSA命令使用参考》或HELP文件。注意：仿真时请使用ASDB波形格式而不使用AWF格式，方法如下：在GUI模式下，在仿真初始化之前，先进入“Design”“Settings” “Simulation”中选择“Create ASDB Simulation Database”，然后启动仿真器可；在命令行模式下，在使用vsim命令时带入“-ASDB”参数即可。对于包含有DLL的设计，在时需要带入相应的DLL文件在GUI模式下先指定这些DLL文件，在“Design”“Settings”“Verilog PLI”中加入相应的DLL文件；在命令行模式下，只要“-PLI”参数入相应的。 提高仿真速度的基本原则： 尽量少的打开一些辅助功能，如PSD, Advanced Data Flow, Code Coverage, Profile等； 使用-O3参数进行编译； 尽量减少观察的信号； 使用文件输出的方式保存仿真结果； 使用ASDB波形格式替代AWF格式； 使用averilog来替代vlog和vsim命令； 使用模式替代GUI模式进行仿真； Macro/VSIMA命令使