第7章内存组成.pptVIP

系统内存空间分配图 IBM PC/XT存储器的空间分配 * 00000H RAM区 640KB 保留区 128KB ROM区 256KB 基本内存区 中断向量表 DOS数据 DOS系统 驱动程序 用户程序 9FFFFH 00000H FFFFFH 9FFFFH BFFFFH 显示缓冲区 128K I/O卡保留区 128K 保留区 64K 系统ROM 64K A0000H C0000H E0000H F0000H FFFFFH 高端内存区 引导、诊断程序 * * * * * * * * * * * * * 地址重复 一个存储单元具有多个存储地址的现象 原因：有些高位地址线没有用、可任意 使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址” 例如：00000H~07FFFH 选取的原则：高位地址全为0的地址 高位地址译码更好！ ⑴译码和译码器 译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程。 译码电路可以使用门电路组合逻辑 更多的是采用集成译码器 常用的2：4译码器：74LS139 常用的3：8译码器：74LS138 常用的4：16译码器：74LS154 74LS138功能表 片选输入 编码输入 输出 E3 E2* E1* C B A Y7* ~ Y0* 1 0 0 0 0 0仅Y0*有效） 0 0 1仅Y1*有效） 0 1 0仅Y2*有效） 0 1 1仅Y3*有效） 1 0 0仅Y4*有效） 1 0 1仅Y5*有效） 1 1 0仅Y6*有效） 1 1 1仅Y7*有效） 非上述情况 ×××全无效） 所有的系统地址线均参与对存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码） 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多 ⑵全译码法 全译码示例（1） A15 A14 A13 A16 C B A E3 138 2764 A19 A18 A17 A12～A0 CE Y6 E2 E1 IO/M 1C000H 1DFFFH 全0 全1 0 0 0 1 1 1 0 0 0 0 1 1 1 0 地址范围 A12～A0 A19A18A17A16A15A14 A13 * 全译码例（2） 若已知某SRAM 6264芯片(8K ×8)在内存中的地址为： 3E000H～3FFFFH 试画出将该芯片连接到系统的全译码电路。 设计步骤： 写出地址范围的二进制表示； 确定各高位地址状态； 设计译码器。 片首地址 A19 A12 A0 A19 A12 A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 片尾地址 （ 3E000H～3FFFFH） 8K ×8 A19 A18 A17 A16 A15 A14 A13 ?1 CS1 高位地址：0011111 SRAM 6264 CS2 +5V 0 0 1 1 1 1 1 0 只有部分（高位）地址线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重复），需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费 ⑶部分译码 部分地址译码例 两组地址： F0000H —— F1FFFH B0000H —— B1FFFH A19 A17 A16 A15 A14 A13 ?1 6264 （8K ×8） CS1 1 1 1 0 0 0 高位地址： 1×11000 1011000， 1111000 部分译码示例 138 A17 A16 A11～A0 A14 A13 A12 (4) (3) (2) (1) 2732 2732 2732 2732 C B A E3 E2 E1 IO/M CE CE CE CE Y0 Y1 Y2 Y3 A19～ A15 A14～ A12 A11～A0 一个可用地址 1 2 3 4 ××10× ××10× ××10× ××10× 000 001 010 011 全0～全1 全0～全1 全0～全1 全0～全1 20000H～20FFFH 21000H～21