第8章 MOS基本逻辑单元.pptVIP

* * 第8章 MOS基本逻辑单元 8.2 CMOS逻辑结构 8.6 传输门逻辑 8.7 RS触发器 8.1 NMOS逻辑结构 作业 8.8 时钟脉冲控制触发器 8.9 D触发器 8.10 施密特触发器 反相器 基本逻辑单元 (与非门、或非门、触发器等) 复杂MOS 数字电路 8.3 级联级的负载 8.4 影响门的电气和物理结构设计的因素 8.1 NMOS逻辑结构 一、NMOS或非门电路 当输入都是低电平时，两个驱动管同时截止，电路的工作状态与耗尽型MOS管负载的NMOS反相器几乎完全一样，输出高电平电压VOH≈VDD。 当输入中有高电平时，其输出为低电平电压VOL，但在只有一个管子导通或两个管子都导通时是不同的。若只有一个驱动管导通，则电路相当于反相器，负载管处于饱和状态，导通的驱动管处于非饱和状态。 在设计时应考虑的最坏情况是只有一个驱动管导通时的VOL值。 与反相器相比，或非门的等效输出电容Cout中增加了驱动管B的电容CGD,B和CDB,B。因此或非门的Cout将大于反相器的等效输出电容，开关速度也低于反相器。 输出电压下降是Cout对驱动管放电的过程，显然，最坏情况发生在只有一个驱动管导通时，即只有一个输入电压是高电平的情况。输出电压上升是负载管对Cout充电的过程。 二、NMOS与非门电路 当输入都是高电平时，两个驱动管同时导通，并且驱动管处于非饱和状态(因其漏源电压很小)，负载管处于饱和状态，输出为低电平电压VOL。 当输入中有低电平时，有驱动管处于截止状态，负载管处于非饱和状态，其输出为高电平电压VOH≈VDD 。 与反相器的特性相比，在器件的工艺参数相同的条件下，与非门的VOL为反相器的两倍。 要得到与反相器相同的VOL值，与非门每个驱动管所占芯片的面积应相当于反相器驱动管的两倍。 为了获得与反相器同样的VOL，要求每个驱动管的长宽比应增大N倍(N为输入端数)，但实际上很少应用输入端数大于三的与非门。对于多输入端的与非门，可以设计成最靠近输出端的MOS管的尺寸最小，而位置越靠近VSS端的MOS管尺寸越大，用这种方法可以减小开关时间。 三、NMOS组合逻辑电路 8.2 CMOS逻辑结构 一、CMOS互补逻辑 二、伪NMOS逻辑 为保证正确的开关特性，这种门的设计要包括定出各有比MOS管的尺寸比。其主要问题和E/D NMOS门一样，每当“下拉电路”导通时，要产生静态功耗。 在伪NMOS门中，由于输入函数的每一个变量仅用了一个MOS管，所以，最小的负载可以是一个单位栅极负载。单位栅极负载就是单位尺寸MOS管的栅极输入电容。而在CMOS门中，每个输入的电容至少是两个单位栅极负载。 伪NMOS门提供了一种在CMOS工艺中模仿NMOS电路的方法，且PMOS负载没有衬偏调制效应。 n个输入的伪NMOS门有n+1个MOS管。同完全互补的CMOS相比，这样实现的门可以有较高的密度。但对某些输入组合，其速度较低，且直流功耗较大。 由于P型负载管始终是导通的，所以当N型下拉管导通时，有电流流过这种门。 三、动态CMOS逻辑 其核心是一个N型MOS管的逻辑块，该逻辑块的输出端由P型MOS管(预充管)预先充电到VDD，再由接到VSS的N型MOS管(求值管)有条件地放电(也可采用P型逻辑块，N型MOS管为预充管，P型MOS管为放电管) 。 在φ＝0时，进行预充电；在φ＝1期间，经过N型MOS管(接地开关管)接通VSS电源的通路。这种门的输入电容大小和伪NMOS门的一样。由于采用有源开关，使上升时间缩短。但是串入的接地开关管使下降时间增加。 上述的动态CMOS电路有许多问题：第一，各输入信号只能在预充期间内改变。否则，电荷再分配效应能够破坏输出点的电压。 第二，简单的单相时钟动态CMOS门不能进行级联。当两个门同时进行预充电时，其输出端都预充电到VDD。在求值期间，第一个门的输出将有条件地放电。然而，由于下降时间有限，造成了一定的延时。因此，在第一个门正确地求值以前，其被充电的输出端会使下一个门的输出端放电。 动态CMOS结构的改进办法 四、钟控CMOS逻辑 五、CMOS多米诺逻辑 在预充电期间(φ＝0)，动态逻辑门的输出端被预充电到高电平，缓冲器的输出为低电平。下一级逻辑块中的MOS管处于截止状态。当门求值时，门的输出端有条件地放电，使缓冲器的输出有条件地变到高电平。 级联中的每个门依次至多发生一次由1到0的电平变化。因而，缓冲器也只能有一次从0到l的电平变化。在级联的逻辑块中，每一级进行状态的求值，并引起下一级的求值，这就好像多米诺骨牌一个个地倒下去一样。可以级联的逻辑级是任意的，在求值时钟相位期间，它们顺序地求值。一个逻辑块内的所有