湖南工业大学秒表eda实验解剖.doc

EDA实验报告 学院：电气学院 班级： 学号 姓名： 实验六 数字秒表的设计 实验目的 进一步熟悉掌握Quartus Ⅱ。 进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的应用。 学习和掌握VHDL进程语句和元件例化语句的使用。 实验内容 设计并调试好数字秒表,并用GW48-CK或其他EDA实验开发系统进行硬件验证。 实验条件 开发软件：Quartus Ⅱ。 实验设备：GW48-CK EDA实验开发系统。 拟用芯片：EP3C55F484C8. 实验设计 系统原理框图 本实验是由3MHZ~100HZ分频器、六进制计数器、十进制计数器、动态显示控制器CLKGEN、数据动态显示控制DISPLAY 和数字秒表组成。 数字秒表电路逻辑图 VHDL程序 --3MHZ~100HZ分频器CTRLS.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CTRLS IS PORT(CLK: IN STD_LOGIC; SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END ENTITY CTRLS; ARCHITECTURE ART OF CTRLS IS SIGNAL CNT: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(CLK) IS BEGIN IF CLKEVENT AND CLK=1 THEN IF CNT=111 THEN CNT=000; ELSE CNT=CNT+1; END IF ; END IF; END PROCESS; SEL=CNT; END ARCHITECTURE ART; 六进制计数器CNT6 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT6 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END ENTITY CNT6; ARCHITECTURE ART OF CNT6 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA) IS BEGIN IF CLR=1 THEN CQI=0000; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI=0101 THEN CQI=0000; ELSE CQI=CQI+1; END IF; END IF; END IF; END PROCESS; PROCESS(CQI) IS BEGIN IF CQI=0000 THEN CO=1; ELSE CO=0; END IF; END PROCESS; CQ=CQI; END ARCHITECTURE ART; 十进制计数器CNT10 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END ENTITY CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA) IS BEGIN IF CLR=1 THEN CQI=0000; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI=1001 THEN