西工大数字集成电路实验报告数集实验2.docxVIP

实验二、 反相器(上)一、 分析电路，解答下面的问题这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?是。因为当Vin=1时，下拉网络导通，Vout=0；当Vin=0时，M1截止，Vout经RL充电至1，所以是反相器。有比逻辑。因为上拉网络始终导通，所以当下拉网络导通时存在竞争，所以是有比逻辑。计算出这个电路的VOH VOL及VIH VIL。（计算可先排除速度饱和的可能）Vin=0时，VOH=2.5VVin=2.5时,假设NMOS 工作在临界饱和区：，器件实际工作在线性区， ，解得：0.04633V由图得：VOH=2.5V, VOL=0.0356V.当时，NMOS 工作在饱和区反相器阈值电压0.7932此时 由图得：VIH=0.881V, VIL=0.0378V.SP文件：.TITLE 1.2UM CMOS INVERTER .options probe .options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect .libC:\synopsys\cmos25_level49.lib TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUTVDD75kVDDVDD 0 2.5VVIN IN 0 0.DC VIN0 2.5V 0.1V .op.probe dc v(out).end分析电路噪声容限。计算NMH(高电平噪声容限)和NML(低电平噪声容限), 并使用HSPICE画出反相器的VTC曲线。NMH=VOH - VIH=1.619VNML= VIL- VOL=0.0022VSP文件：.TITLE 1.2UM CMOS INVERTER .options probe .options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect .libC:\synopsys\cmos25_level49.lib TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUTVDD75kVDDVDD 0 2.5VVIN IN 0 0.DC VIN0 2.5V 0.1V .op.probe dc v(out).end使用HSPICE画出RL=35k，75K，150k三种情况下的VTC。（从左到右依次为RL=150k,75k, 35k）SP文件：.TITLE 1.2UM CMOS INVERTER .options probe .options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect .libC:\synopsys\cmos25_level49.lib TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u RL VDD OUT 75kVDDVDD 0 2.5VVIN IN 0 0.DC VIN0 2.5V 0.1V .probe V(out).probe V(in).alter.TITLE Exercise 2.1 RL = 150kRL Vdd out 150k.alter.TITLE Exercise 2.1 RL = 35kRL Vdd out 35k.end分别计算Vin=0，2.5v时电路消耗的功率。Vin=0时，P=0VIN=2.5V时。ID=P=VDD*ID=8.18*10-5W比较各种RL情况下的VTC, VOH VOL及VIH VIL有怎样的变化。随着电阻增大，保持不变，越来越小。越来越小，越来越小高阻抗负载和低阻抗负载所产生的VTC曲线，哪个更理想?低阻抗负载更理想二、分析下面电路，并解决问题。计算tPHL，tPLH及tP。（输入为理想阶跃，考虑速度饱和）V时， =A=0.691.173=2.42S=0.69753=1.55S=89.6S上升延迟和下降延迟相同吗？解释为什么有这样的结果。上升延迟和下降延迟不相同。因为下降沿N管导通与上升沿导通时的电阻相差比较大。N管输出下拉的能力明显更强。计算电路的静态功耗（Vin=0v，Vin=2.5v）。当时，当V时，=2.51.417=3.