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Verilog操作符 学习内容： 熟悉Verilog语言的操作符 操作符类型 下表以优先级顺序列出了Verilog操作符。注意“与”操作符的优先级总是比相同类型的“或”操作符高。本章将对每个操作符用一个例子作出解释。 操作符类型 符号 连接及复制操作符 一元操作符 算术操作符 逻辑移位操作符 关系操作符 相等操作符 按位操作符 逻辑操作符 条件操作符 {} {{}} ！ ~ | ^ * / % + - = = = = = = = != != = ^ ~^ | || ？: 最高 最低 优先级 Verilog中的大小(size)与符号 Verilog根据表达式中变量的长度对表达式的值自动地进行调整。 Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度。 当一个负数赋值给无符号变量如reg时，Verilog自动完成二进制补码计算 module sign_size; reg [3:0] a, b; reg [15:0] c; initial begin a = -1; // a是无符号数，因此其值为1111 b = 8; c= 8;