数字后端版图设计.pptVIP

数字后端设计流程-18 VIRTUOSO CADENCE – VIRTUOSO 专业版图编辑工具，结合CALIBRE可以对版图做在线检查修改。 使用方式与PROTEL类似。 VIRTUOSO生成最终流片版图 数字后端设计流程-19 SIGN-OUT 当设计完成时，应当保证其时序，功能，工艺等指标完全达到要求，只要有任意一点不能达标，便需要重新对设计做修改！ Foundry为了规避责任，故要求设计者在提交版图时签字画押，说明此版图已经经过检查，是没有错误的。 流片很贵，大家应慎之又慎。 求职应注意的礼仪 求职时最礼貌的修饰是淡妆 面试时最关键的神情是郑重 无论站还是坐，不能摇动和抖动 对话时目光不能游弋不定 要控制小动作 不要为掩饰紧张情绪而散淡 最优雅的礼仪修养是体现自然 以一种修养面对两种结果 必须首先学会面对的一种结果----被拒绝 仍然感谢这次机会，因为被拒绝是面试后的两种结果之一。 被拒绝是招聘单位对我们综合考虑的结果，因为我们最关心的是自己什么地方与用人要求不一致，而不仅仅是面试中的表现。 不要欺骗自己，说“我本来就不想去”等等。 认真考虑是否有必要再做努力。 必须学会欣然面对的一种结果----被接纳 以具体的形式感谢招聘单位的接纳，如邮件、短信 考虑怎样使自己的知识能力更适应工作需要 把走进工作岗位当作职业生涯的重要的第一步，认真思考如何为以后的发展开好头。 Thank you 宏单元是由相对逻辑门抽象级别更高的触发器、算术逻辑单元、硬体暂存器等组成的预定义逻辑功能实现单元。 * 数字后端版图设计 基于standcell的ASIC设计流程 数字前端设计。以生成可以布局布线的网表为终点。 数字后端设计。以生成可以可以送交foundry进行流片的GDS2文件为终点。 术语： tape-out—提交最终GDS2文件做加工； Foundry—芯片代工厂，如中芯国际。。。 算法模型 c/matlab code RTL HDL vhdl/verilog NETLIST verilog Standcell library 综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构 LAYOUT gds2 基于standcell的ASIC设计流程 布局布线工具根据基本单元库的时序-几何模型，将电路单元布局布线成为实际电路版图 对功能，时序，制造参数进行检查 TAPE-OUT 数字前端设计流程 综合 RTL file 布局布线前静态时序分析 形式验证 NETLIST Meet requirements？ YES NO 整个ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。 模拟电路设计的迭代次数甚至更多。。。 数字后端设计流程-1 目前业界广泛使用的APR(Auto Place And Route)工具有： Synopsys公司的ASTRO Cadence公司的Encounter 可以参考QUARTUS II的FITTER学习。 数字后端设计流程-2 哪些工作要APR工具完成？ 芯片布图（RAM,ROM等的摆放、芯片供电网络配置、I/O PAD摆放） 标准单元的布局 时钟树和复位树综合 布线 DRC LVS DFM（Design For Manufacturing) 数字后端设计流程-3 ASTRO布局布线流程 数字后端设计流程-3 ASTRO布局布线流程 数字后端设计流程-4 布图 布图步骤主要完成宏单元的放置，电源规划以及PAD的摆放，布图影响到整个设计的绕线难易以及时序收敛。 这是一个小电路，电源规划比较简单，对于一个复杂的电路，还需要横竖添加stripes，降低IRdrop。 数字后端设计流程-4 布图 数字后端设计流程-5 布局 Astro是一个grid based软件，grid 分为 placement grid和routing grid. Placement grid就是所谓的unitTile, unitTile 为一个row的最小单位，standard cell 就是摆放在row上面，起摆放位置须对齐每个unitTile的边缘，因此每个standardcell都必须是同一高度。 数字后端设计流程-5 布局 一般来说cell面积的占有率控制在70%左右，布线的时候不会引起拥塞。 数字后端设计流程-5 时钟树和复位树综合 时钟树综合的目的： 低skew 低clock latency 数字后端设计流程-5 时钟树和复位树综合 芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做