简化的RISC_CPU设计解答.doc

第十七章 简化的 RISC CPU设计 前言： 在前面的各章中我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、Top-Down设计方法、还学习了可综合风格的组合逻辑和有限状态机的设计，其中EEPROM读写器的设计是一个较复杂的嵌套的有限状态机的设计，它是根据我们已完成的实际工程项目，为教学目改写的已真实的设计。在本章中我们将介绍一个经过简化的用于教学目精简指令集（RISC）CPU的原理和经过自己的努力，完成设计和验证，学习设计方法，并掌握这种利用硬件描述语言的高层次设计方法。 .1 课题的由来和设计环境介绍： 在本章中，我们将通过自己动脑筋，设计出CPU。这个CPU是一个简化的专门为教学目的而设计的RISC_CPU。 在设计中我们不但关心 CPU 总体设计的合理性， 而且还使得构成这个RISC_CPU的每一个模块不仅是可仿真的也都可以综合成门级网表。因而从物理意义上说，这也是一个能真正通过具体电路结构而实现的CPU。为了能在这个虚拟的CPU上运行较为复杂的程序并进行仿真, 我们把寻址空间规定为8K（即1位地址线）字节。 下面让我们一步一步地来设计这样一个CPU，并进行仿真综合，从中我们可以体会到这种设计方法的潜力。本章中的VerilogHDL程序都是我们自己为教学目的而编写的，全部程序在CADENCE公司的Verilog 环境 Ment