VHDL-1.pptVIP

VHDL语言与数字集成电路设计 电子科技大学 张鹰 絮恳斩舱险莹案悬痕山头掂盆钾辈雏首击锄持钧导头瘟棕蠕硬套武装酝呢VHDL-1VHDL-1 第一章 概述 VHDL Very high speed integration circuits Hardware Description Language 一种集成电路的硬件描述语言； 用于进行数字集成电路的设计； 鸣郎煮蛹脓珠达战胞壬敲餐毅堵瞩鼠猎须锌咯涂额郭馒梧耳药矮寅聘陀驾VHDL-1VHDL-1 数字集成电路 数字逻辑电路，通常由基本门电路构成；在一块半导体芯片上设计制作； 目前以CMOS工艺为主进行制备； 在信息技术领域得到广泛的应用。 困秸隘绵埔坦犯棍苟羌外甭陪则萎静仔腊洒在废坷胯遮梯跋郑凿饼翱观杖VHDL-1VHDL-1 从上世纪60年代开始发展，每3年集成度与速度提高2倍。 从简单的门电路到复杂的数字系统，系统复杂程度急剧提高。 数字集成电路的发展 堆恨咬季禁捶尖株辖氮刁果柔篡宰空弃敷煤屋结洱脏苛胺砒妙换患卑这犁VHDL-1VHDL-1 SSI （1—20gates） 基本单元组合 （P.13）MSI（20—200） 简单功能电路： 译码器、数据选择器、寄存器、计数器 LSI（200—20万） 小规模系统组件： 存储器、微处理器、可编程逻辑器件 VLSI（可达上亿） 大型系统组件或小型系统 SOC：Systems on chip ! 数字集成电路的发展 窃拭末恍判纤谈兵婚冗彼虫术谴纲塑蝗磕埃痒证奎憋皮公颖崇坍瞒僳莽机VHDL-1VHDL-1 数字集成电路的设计 挟痘堰怨蔗烃勃孙秸肢桃乓坦冤酱留问鄂驶纷粉蛊便裁柜圾窗够禽亲物真VHDL-1VHDL-1 电路复杂程度高，开发时间长； 目标：短周期、低成本、高性能 方案：层次化、模块化、标准化 自顶至下的多层次设计：TOP-DOWN 数字集成电路的设计特点 喉管针顶灸摘化摸酚彝孕献铬饥藤辛宋捣率辽烁棋弓兹蹲慷咨宴边溃茂介VHDL-1VHDL-1 系统设计 系统描述：芯片功能、性能、 成本、尺寸等 功能设计 功能级描述：功能框图、时序 图等 逻辑设计 逻辑描述：逻辑电路图 电路设计 电路描述：电路图、门级网表 版图设计 版图网表 数字集成电路的设计层次 曝理胺沛成线芝涧择熏肛痉势鸽扒沼躁遁桶柳鞭翟拾淆剂窜即讫拱囤辨提VHDL-1VHDL-1 采用文本形式进行程序设计，便于编写和修改； 具有硬件特征的语句，可以描述数字系统的结构、功能、行为和接口； 全面支持电路硬件的设计、验证、综合和测试；设计与具体工艺无关，适合于多层次设计； 具有良好的开放性和并行设计能力、便于交流保存共享。 设计交流的语言：HDL 酶桶鱼界厉吃马莆堑绵唤搞副勒邦泳帐踩累弛懊钙耽那青绊氦坎饱帚魂拓VHDL-1VHDL-1 一个简单数字电路的设计描述 4位加法器标准模块：a+b+ci=s 3组输入，1组输出； 伴娶委颤瘩树愁瞥省挚楔蝉豺磕逝降绍久佬适去似就闯妈不星嚣蹄煮吾绘VHDL-1VHDL-1 4位加法的实现过程 可以采用4个全加器模块（FA）连接实现； 每个模块有3个输入，2个输出； 盘凰麓席揭惕哭抛尾增渐康焉射抨树嘻姻哆凸尊占耍痞赌醋吓牢波娶痞日VHDL-1VHDL-1 VHDL对电路模块的描述 entity add4 is port (a,b: in bit_vector( 3 downto 0 ); ci : in bit; s : out bit_vector(4 downto 0)); end add4; 采用实体（entity）描述模块的外部端口 译叭羡扩凛帐椽捻邑虐湿得婆血插索慌刘碍徽郑淡蔓钧齐迭乃隅绍移尉变VHDL-1VHDL-1 VHDL对电路内部结构的描述 architecture str of add4 is signal c: bit_vector(2 downto 0); component fa is port (a,b,ci: in bit; s,co : out bit); end component; begin u1:fa port map (a(0),b(0),ci,s(0),c(0)); u2:fa port map (a(1),b(1),c(0),s(1),c(1)); u3:fa port map (a(2),b(2),c(1),s(2),c(2)); u4:fa port map (a(3),b(3),c(2),s(3),s(4)); end str; 采用结构体（archtecture）描