第3章 新型系统级现场可编程逻辑器件.ppt

第3章 新型系统级现场可编程逻辑器件 3.1 强化运算功能的现场可编程逻辑器件 3.2 强化存储功能的现场可编程逻辑器件 3.4 具有DLL功能块的现场可编程器件 3.5 模拟和混合信号FPGA 3.1 强化运算功能的现场可编程逻辑器件 3.1.1 Stratix系列FPGA概述 2002年2月12日， Altera公司宣布推出新一代可编程逻辑器件Stratix， 此系列采用0.13 μm全铜工艺和1.5 V内核。 新的Stratix体系嵌入了为大数据吞吐量的应用而优化设计的DSP模块， 使芯片运算功能得到加强。 Stratix还采用了DirectDrive技术的MultiTrack布线体系， 把复杂的功能集成到单个可编程逻辑器件（PLD）中， 使器件性能比以前的器件体系改善了40%。 MultiTrack互连由连续的、具有不同长度和速度的性能优化布线组成，用于模块内部及各个模块之间的连接； DirectDrive布线技术对处于器件任何位置的任何功能，均可确保完全一致的布线资源用法。 1. Stratix系列FPGA的资源 Stratix系列器件是Altera第二款采用TSMC先进0.13 μm全铜工艺的FPGA。 它在存储器设计、 处理能力和I/O灵活性等方面均有优势， 其芯片内部结构与Altera以前的产品相比有很大变化。 2. Stratix系列FPGA的主要特性 Stratix 系列芯片的主要特点包括以下五个方面： (1) 采用全新的布线结构(分为三种长度的行列布线)， 在保证延时可预测的同时， 提高了资源利用率和系统速度。 (2) 内嵌有三级存储单元: 可配置为移位寄存器的512 b的小容量RAM(M512);4 Kb容量的标准RAM（M4K）和1 Mb的大容量RAM（MegaRAM）。 并自带奇偶校验。 (3) 增强了时钟管理和锁相环能力， 最多可有40个独立的系统时钟管理区和12组锁相环PLL， 实现k×M/N的任意倍频/分频， 且参数可动态配置。 (4) 增加了片内终端匹配电阻， 提高了信号的完整性， 简化了PCB布线。 (5) 内嵌乘加结构的DSP块（包括硬件乘法器、 硬件累加器和流水线结构）， 提高了数字信号处理和系统的速度。 3.1.2 Stratix系列FPGA的基本结构原理 1. Stratix芯片总体结构 Stratix系列器件的结构和标准FPGA的结构有较大差别。 该系列FPGA在结构上主要由逻辑阵列块（LAB）、 DSP模块、 锁相环（PLL）、 TriMatrixTM记忆模块、 I/O单元（IOE）和布线资源6部分组成。 2. 内嵌乘加结构的DSP模块结构 在DSP中需要乘法、 加法、 累加等一些基本数学运算。 Stratix系列器件的DSP模块包括硬件乘法器、 加法器、 减法器、 累加器和流水线寄存器， 可提供优化的DSP性能。 每个Stratix 系列器件都内嵌有两列DSP模块。 不同的器件每列所拥有的DSP模块的数量是不相同的。 Stratix 器件中的每一个DSP模块都可针对不同的应用实现8个 9×9 位乘法、 4个 18×18 位乘法或1个 36×36 位乘法。 以上说明的仅仅是一个DSP模块的情况。 多个DSP模块时， 能提供更强大的功能。 整个DSP模块在结构上可分为以下两个部分： ◆ 乘法器子模块; ◆ 加法器/输出子模块。 3. 乘法器模块的结构原理 DSP模块中的乘法器模块由1个乘法器、 输入寄存器和流水线寄存器组成。 1) 输入寄存器 输入寄存器用来寄存乘法器的输入数据， 位于乘法器的前端。 它可以由用户来配置成并行数据输入寄存器或移位寄存器。 当配置成并行寄存器时， 设计人员可以通过使用时钟信号、异步清除信号和时钟使能信号去控制A、 B数据信号的输入。 这些寄存器的控制信号用户可以从上图的clock［3∶0］、 aclr［3∶0］和ena［3∶0］信号中去选择。 2) 乘法器 DSP模块中的乘法器支持9×9、 18×18或36×36位三种