第2章 FPGA／CPLD结构原理.pptVIP

EDA 技术实用教程 第 2 章 FPGA/CPLD 结构原理 2.1 概 述 2.1 概 述 2.1 概 述 2.1 概 述 按编程工艺分类 (1)熔丝(Fuse)型器件(编程使连接断开)。 (2)反熔丝(Antifuse)型器件(编程使连接接通) 。 (3)EPROM型(紫外线擦除编程信息)。 (4)EEPROM型(电擦除编程信息) 。 (5)SRAM型(只能每次开机现场编程信息) 。 (6)Flash型(在线编程，读写速度基本相同)。 2.2 简单PLD结构原理 2.2 简单PLD结构原理 2.2 简单PLD结构原理 2.2 简单PLD结构原理 2.2 简单PLD结构原理 2.2 简单PLD结构原理 3.2 简单PLD结构原理 2.2 简单PLD结构原理 2.2 简单PLD结构原理 2.2 简单可编程逻辑器件原理 2.2 简单PLD结构原理 2.2 简单PLD结构原理 2.2 简单PLD结构原理 2.2 简单PLD结构原理 2.2 简单PLD结构原理 2.2 简单PLD结构原理 2.2 简单PLD结构原理 2.3 CPLD的结构及其工作原理 2.3 CPLD的结构及其工作原理 2.3 CPLD的结构及其工作原理 2.3 CPLD的结构及其工作原理 2.3 CPLD的结构及其工作原理 2.3 CPLD的结构及其工作原理 2.3 CPLD的结构及其工作原理 2.4 FPGA的结构及其工作原理 2.4 FPGA的结构及其工作原理 2.4 FPGA的结构及其工作原理 2.4 FPGA的结构及其工作原理 2.5 硬件测试 2.5 硬件测试 2.5 硬件测试 2.5 硬件测试 2.6 PLD产品概述 2.6 PLD产品概述 2.6 PLD产品概述 2.6 PLD产品概述 2.7 CPLD/FPGA的编程与配置 2.7 CPLD/FPGA的编程与配置 2.7 CPLD/FPGA的编程与配置 2.7 CPLD/FPGA的编程与配置 2.7 CPLD/FPGA的编程与配置 2.7 CPLD/FPGA的编程与配置 2.7 CPLD/FPGA的编程与配置 2.7 CPLD/FPGA的编程与配置 2.7 CPLD/FPGA的编程与配置 2.7 CPLD/FPGA的编程与配置 习 题 提问 提问 KX康芯科技 5．I/O控制块 图2-31 EPM7128S器件的I/O控制块 使能信号多选编程控制择 正负逻辑使能信号多路选择 减缓输出缓冲器的电压摆率(SlewRate)选择项，以降低工作速度要求不高的信号在开关瞬间产生的噪声。 I/O控制块允许每个I/O引脚单独被配置为输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它的控制端信号来自一个多路选择器，可以选择用全局输出使能信号其中之一进行控制，或者直接连到地(GND)或电源(VCC)上。图2-31表示的是EPM7128S器件的I/O控制块，它共有六个全局输出使能信号。这六个使能信号可来自：两个输出使能信号(OE1、OE2)、I/O引脚的子集或I/O宏单元的子集，并且也可以是这些信号取反后的信号。 甫呕容件阿途怪呻羚封邑络赵遵网垦烫戍寺摔颈央比给脂屑篆哇请睛嗜龚第2章 FPGA／CPLD结构原理第2章 FPGA／CPLD结构原理 KX康芯科技 2.4.1 查找表逻辑结构 图2-32 FPGA查找表单元 图2-33 FPGA查找表单元内部结构 2选1译码阵列 编程SRAM位单元 可编程的查找表LUT(Look Up Table)结构是可编程的最小逻辑构成单元。 大部分FPGA采用基于SRAM(静态随机存储器)的查找表逻辑形成结构；就是用SRAM来构成逻辑函数发生器。 一个N输入的查找表，需要SRAM存储N个输入构成的真值表，需要用2的N次幂个位的SRAM单元。显然N不可能很大，否则LUT的利用率很低，输入多于N个的逻辑函数，必须用几个查找表分开实现。 输出 F= (-D)(C)(-B)(A)+ (-D)(C)(B)(-A)+ (D)(C)(B) 煞辱葬川伯监梧绦涧折旦胖亭锦踪窥甄鹅惺昂颁革效银仇特密赵踏斌酱成第2章 FPGA／CPLD结构原理第2章 FPGA／CPLD结构原理 KX康芯科技 2.4.2 Cyclone/CycloneII系列器件的结构与原理 图2-34 Cyclone 逻辑单元LE结构图 可构成多于4输入的组合逻辑 可构成