电子科技大学第二届EDA竞赛试题.doc

电子科技大学第二届研究生EDA竞赛 笔试试题（答案写在答题纸上） 1. 画出CMOS电路的MOS电路原理图，实现。 2. (1) 下图所画的NMOS放大电路的名称。（2）阐述该放大器的优点。 (3) 该电路各个NMOS衬底电极将接在什么地方. 3 ._________由MOS模拟开关和MOS电容组成电路，该电路在时钟信号的控制下，通过完成电荷的存储和转换，并与运放、比较器等基本电路组合起来，可以构成多种功能，如等效电阻、积分器、滤波器等。 4.说明线与、线或概念的异同, 并分析利用线与、线或的好处是什么？什么门能线与、线或？ 5. 如图所示一个P阱自对准CMOS电路版图。图上仅画出Pwell，Active, Poly，N注入区，P注入区，孔及Metal等7层。请由此版图：（1）分别在图上标出Pwell，N注入区，P注入区，孔,以及栅, 场区的位置。(2)提取出以晶体管及其连线表示的电路原理图。（3）说明该电路所完成的功能（4）指出该版图存在的不足之处。 6．版图的_________检查是检查版图中各掩膜相关层上图形的各种尺寸，保证无一违反预定的设计规则的现象；版图经过节点和器件的识别形成一个电路叫做_________；再经过_________ 检查,可发现这个“实际”的电路是否违反一般的电学规则。 而________是把从版图中根据器件与节点识别提取出的电路同原设计的电路进行对比检查. 使用CMOS集成电路时，请分别说出：或门、或非门、与门和与非门：1）其多余的输入端应如何处理？2）对多余门的输入端和输出端又如何处理？3）对其输入信号的电压幅度和输入信号电流有什么要求？4）对其电源有什么限制？ 8. 试简略讨论SRAM－FPGA、反熔丝FPGA、EEPROM的CPLD的结构特征，并指出： 1）在相同规模的条件下，哪一种可能的资源利用率最高，为什么？ 2）在相同的逻辑实现条件下，哪一种逻辑实现时的电路时延可估算性最好。为什么？ 3）在相同的资源利用的条件下，FPGA和CPLD，哪一种复杂逻辑的实现灵活性好，为什么？ 9. 给出了以下触发器数据： 建立时间 5ns 保持时间 2ns tplh(时钟同步时)12ns tphl(时钟同步时)14ns 下图中的CL_DELAY为35ns，它与信号变化的方向无关，使电路正常工作的CLOCK信号的最大可能频率是多少? 10．设计一个测试基准测试下面的元件： 要求：含简单波形发生器的测试基准。测试基准应当只产生输入信号激励。 library ieee; use ieee. std_ logic_1164. all; use ieee. std_logic_unsigned.all; entity my_comp is port (clk, resetn, a, b: in std_logic; c, d: in std_logic_vector(2 downto 0); ql, q2: out std_logic; q3: out std_logic_vector (5 downto 0) ); end; architecture rtl of my_comp is type state_type is (s0, sl, s2); signal state: state_type } signal q3_b: std_ logic_vector(5 downto 0); begin q3 = q-b; q3_b= c *d; process (clk, resetn) begin if resetn=0 then state .= s0; ql = 0; q2 = 1; elsif clkevent and clk=l then case state is when s0 =if a=l then state = sl; end if; ql = 1;