第02章2.480868088的两种组态模式重点.ppt

2.4 8086/8088的两种组态模式 两种组态构成两种不同规模的应用系统 最小组态模式 构成小规模的应用系统 8086/8088本身提供所有的系统总线信号 最大组态模式 构成较大规模的应用系统，例如可以接入数值协处理器8087 8086/8088和总线控制器8288共同形成系统总线信号 两种组态利用MN/MX*引脚区别 MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式 两种组态下的内部操作并没有区别 2.4.1 最小模式的系统组成 （1） 20位地址总线的形成 采用3个8282进行锁存和驱动 Intel 8282是三态透明锁存器 三态输出： 输出控制信号有效时，允许数据输出； 无效时，不允许数据输出，呈高阻状态 透明：锁存器的输出能够跟随输入变化 Intel 8282 具有三态输出的 TTL电平锁存器 STB 电平锁存引脚 OE* 输出允许引脚 （2） 8位数据总线的形成 采用数据收发器8286进行双向驱动 Intel 8286是8位三态双向缓冲器 Intel 8286 8位双向缓冲器 控制端连接在一起， 低电平有效 可以双向导通 输出与输入同相 （3） 系统控制信号的形成 由8088引脚直接提供 因为基本的控制信号8088引脚中都含有 例如：IO/M*、WR*、RD*等 2.4.2 最大模式的系统组成 8088的数据/地址等引脚在最大组态与最小组态时相同 有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器8288译码产生系统控制信号： S2*、S1*、S0*——3个状态信号 LOCK*——总线封锁信号 QS1、QS0——指令队列状态信号 RQ*/GT0*、RQ*/GT1*——2个总线请求/同意信号 最大组态的总线形成 2.4.3 最小组态的总线时序 本节展开微处理器最基本的4种总线周期 存储器读总线周期 存储器写总线周期 I/O读总线周期 I/O写总线周期 存储器写总线周期 存储器写总线周期 I/O写总线周期 I/O写总线周期 存储器读总线周期 存储器读总线周期 I/O读总线周期 I/O读总线周期 * * AD7～AD0 A15～A8 A19/S6～A16/S3 +5V 8088 ALE 8282 STB 系统总线信号 A19～A16 A15～A8 A7～A0 D7～D0 IO/M* RD* WR* 8282 STB 8282 STB 8286 T OE* MN/MX* IO/M* RD* WR* DT/R* DEN* OE* OE* OE* （1）20位地址总线—— 采用3个三态透明锁存器8282进行锁存和驱动 （2）8位数据总线—— 采用数据收发器8286进行驱动 （3）系统控制信号—— 由8088引脚直接提供 OE*＝0，导通 T＝1 A→B T＝0 A←B OE*＝1，不导通 最小模式系统组成 RESET TEST HOLD HLDA NMI INTR INTA M / IO WR RD READY CLK READY MN / MX +5V 控制总线 地址总线A19～ A0 数据总线D7～D0 ALE A19～A8 AD7 ～AD 0 DT / R DEN 8088 CPU STB 8282 OE T OE 8286 8284A 系统总线 系统总线信号 MEMR* MEMW* IOR* IOW* INTA* DMA 应答电路 AENBRD AEN’* AEN* CEN A19～A12 A11～A8 A7～A0 D7～D0 AD7～AD0 A11～A8 A19/S6～A16/S3 A15～A12 74LS245 74LS373 74LS373 G G G* DIR 74LS244 8088 OE* 8288 DT/R* DEN ALE S2*～S0* S2*～S0* MN/MX* OE* E* MRDC* AMTW* IORC* AIOWC* INTA* ⑴ 系统地址总线 采用三态透明锁存器74LS373和三态单向缓冲器74LS244 ⑵ 系统数据总线 通过三态双向缓冲器74LS245形成和驱动 ⑶ 系统控制总线 主要由总线控制器8288形成 MEMR*、MEMW*、IOR*、IOW*、INTA* 最大组态的总线形成 T4 T3 T2 T1 ALE CLK A19/S6～A16/S3 A15～A8 AD7～AD0 A15～A8 A7～A0 输出数据 A19～A16 S6～S3 READY （高电平） IO/M* WR* T1状态——输出20位存储器地址A19～A0 IO/M*输出低电平，表示存储