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CMOS模拟集成电路设计 绪论、MOS器件物理基础 提纲 1、绪论 2、MOS器件物理基础 1、绪论 先修课程：模拟电路基础、器件模型、集成电路原理 教材： 模拟CMOS集成电路设计，[美]毕查德.拉扎维 著，陈贵灿 程军 张瑞智 等译，西安交通大学出版社。 参考教材： CMOS模拟电路设计（第二版）（英文版），[美] Phillip E. Allen, Douglas R. Holberg 著，电子工业出版社。 2、MOS器件物理基础 2.1 基本概念 2.1.1 MOSFET的结构 栅（G: gate）、源（S: source）、漏（D: drain）、衬底（B: bulk） MOSFET是一个四端器件 2.1.2 MOS符号 2.2 MOS的I/V特性 2.2.1 阈值电压（以N型FET为例） 耗尽（b）；反型开始（c）；反型（d） 阈值电压（VTH）定义 NFET的VTH通常定义为界面的电子浓度等于P型衬底的多子浓度时的栅压。 “本征”阈值电压 通过以上公式求得的阈值电压，通常成为“本征(native)”阈值电压，典型值为-0.1V. 在器件制造工艺中，通常通过向沟道区注入杂质来调整VTH 对于NMOS，通常调整到0.7V（依工艺不同而不同） 2.2.2 MOS器件的I/V特性 NMOS PMOS 截止区 三极管区（线性区） 饱和区 2.3 二级效应 2.3.1体效应 对于NMOS，当VBVS时，随VB下降，在没反型前，耗尽区的电荷Qd增加，造成VTH增加，也称为“背栅效应” 2.3.2 沟道长度调制效应 当沟道夹断后，当VDS增大时，沟道长度逐渐减小，即有效沟道长度L’是VDS的函数。 定义L’=L-ΔL， ΔL/L=λVDS λ为沟道长度调制系数。 2.3.3亚阈值导电性 当VGS?VTH时和略小于VTH ，“弱”反型层依然存在，与VGS呈现指数关系。当VDS大于200mV时， 2.3.4 电压限制 栅氧击穿 过高的GS电压。 “穿通”效应 过高的DS电压，漏极周围的耗尽层变宽，会到达源区周围，产生很大的漏电流。 2.4 MOS器件模型 2.4.1 MOS器件电容 栅和沟道之间的氧化层电容 衬底和沟道之间的耗尽层电容 多晶硅栅与源和漏交叠而产生的电容C3，C4，每单位宽度交叠电容用Cov表示 源/漏与衬底之间的结电容C5，C6，结电容 器件关断时，CGD=CGS=CovW， CGB由氧化层电容和耗尽区电容串连得到 深三极管区时，VD?VS， 饱和区时， 2.4.2 MOS小信号模型 MOS SPICE模型 在电路模拟（simulation）中，SPICE要求每个器件都有一个精确的模型。 种类 1st 代：MOS1，MOS2，MOS3； 2nd代：BSIM，HSPICE level＝28，BSIM2 3rd代：BSIM3，MOS model9，EKV(Enz-Krummenacher-Vittoz) 目前工艺厂家最常提供的MOS SPICE模型为BSIM3v3 （UC Berkeley） BSIM web site: /~bsim3 仿真器： HSPICE；SPECTRE；PSPICE；ELDO WinSPICE；Spice OPUS 基本的SPICE仿真 例：采样spice模拟MOS管的输出特性 例：采样spice进行DC分析 例：采样spice进行AC分析 例：采样spice进行TRAN分析 小结 用简单的模型设计（design），用复杂的模型验证（verification）； 模型用于： 大信号静态 (dc variables) 小信号静态 (gains, resistances) 小信号动态 (frequency response, noise) 大信号动态 (slew rate) 计算机模型（spice model）用于计算机验证，而非用于设计 离子是固定的 Cd为耗尽区电容C2 饱和时，从夹断点vgs－vth到源级的Vgs，电荷分布不均匀。 * HIT Microelectronics 王永生 * 王永生 Harbin Institute of Technology Microelectronics Center Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile . Copyright 2004-2011 Aspose Pty Ltd. 提纲 Evaluation only. Created with Aspose.Sl