基于LSSD的Cache电路的扫描测试设计.pdfVIP

第 28卷第4期 Vo1. 28 NO.4 计算机工程与设计 Computer Engineering and Design 2007 年2 月 Feb. 2007 基于 LSSD 的 Cache 电路的扫描测试设计 严玉峰 1 ， 张感兵 1 ， 林雄鑫 2， 丁黄胜 2 (1.西北工业大学软件与微电子学院，陕西西安 710065; 2. 苏州罔芯科技有限公司，江苏算州 21501 1) 描 摆:在扫描测试设计时，网电路行为的不同常采用不间的扫描单元，LSSD(1evel咽nsitive scan design)正是一种非常适合子 也平敏感型电路的扫描单元，但在时钟控制相对复杂的电路中仅采用标准LSSD单元来完成整个扫描测试设计是不够的.在 经过对 LSSD扫描测试原理进行深入研究后，结合某 32 位阳SCCPU 中的 Cache 电路的行为特点，对标准 LSSD扫描单元做了 重新设计，并获得了较高的测试覆盖率和故障覆盖率. 关键词:可测试性设计;扫描测试;扫描单元;也平敏感型扫描设计;高速後存 中阁端份提号: TP302.2 3t献标识码 :A 文章编号: 1000-7024 (2007) 04-0876-03 Full scan design in cache based on LSSD YAN Yiψfengt， ZHANG Sheng巾ing1 ， LIN Xiong-xin2, D卧~G Huang-sheng2 (1. so食ware and Microelectronics School, Northwestem Polytechnical University, Xian 710065 , China; 2. C*Core Co叩， Suzhou 215011 , China) Abstract: In the scan-based design-for-testabil坷， LSSD is an etTective and reliable scan cell for level sensitive design. But standard LSSD is not enough to complete the entire scan design in the circuit which clock control is more complicated. So according to the features of cache circuit, a new stru创ure ofLSSD scan cell is desi胆edfor 也e full scan test in the cache. And the high test coverage and fault coverage show 伽e design is executable. Key words: DFT; full scan; scan cell; LSSD; cache 。引|窗 随着集成电路产业的迅速发展，芯片集成度越来越高，芯 片在生产过程中可能会因材料缺陷、工艺偏差等而导致芯片 中电路连接上短路、断路以及器件结间穿迪等问题。虽然传 统的利用功能矢最进行生产制造芯片的后期测试能跑一定的 作用，然而实际上功能矢最还很不完备。在5Jli.微米、深亚微米 工艺条件下，功能矢量所能达到的测试覆盖率只有 50 %到 60% 在右，测试质震得不到充分保证;另外功能欠嚣的产生 和远行都十分昂贵:与此同时功能矢盘还不便于失效器件的 故障诊断。 为应对测试挑战，可测试性设计技术 (DFT)得到不断发 展，并在当前集成电路设计中已经在得广泛使用。它是一种 设计属性，测试的基本思路是为基本输入确定特别的数值，根 据在基本输出处得到的数值判断内部电路是否能够iE常工 作。而且事实已经证明，在矢量生成、故障覆盖率，甚至在应 用中，采用 DFT 这样的结构化方式比功能化方式更有效。对 于今天绝大多数的设计测试，既需要功能矢量也需妥结构矢 量，必须将二者结合起来使用。目前，主要的 DFT 技术有扫 收稿日期， 2006唰01-16 也maU ， eagle910xyz@ 描测试、存储器内建自测试(BIST)、逻辑电路BIST、与 IEE就 S创. 1149.1 (JTAG) 兼容的边界扫描测试等。因此根据电路的结构 和行为特点，需采取不同的 DFT 技术。 1 扫描测试 对于一个普通的电路，一般由时序逻辑和组合逻辑两大 部分构成，而目前组合逻辑的测试生成己解决得比较进彻，但 由于时序电路本身固有的复杂性，所以要获得良好的测试生 成比较剧难。作为 DFT 主要的测试技术之一的扫描测试，就 是将难测的时序逻辑转化为较易测试的组合逻