第四章时序逻辑电路详解.pptx

第四章 时序逻辑电路;基本SR锁存器;;;;;;;;;;;;CP=0：基本SR锁存器输入端均为1，状态保持不变;;;;; library IEEE； use IEEE.std_logic_1164.all； entity DLATCH is port（D，Cl：in std_logic； Q：out std_logic）； end DLATCH； architecture one of DLATCH is begin process（Cl，D） begin if C1 =‘1’ then Q =D； end if； end process； End one；;;5种不同功能的触发器;;;;;;;;;区别;;;;;;;1：RS触发器 2：边沿JK触发器 3：边沿D触发器;;;library IEEE； use IEEE.std_logic_1164.all；? entity DFF is port （D，CLK：in std_logic； Q：out std_logic）； end DFF； ? architecture one of DFF is begin process （CLK） ——CLK置于敏感表内 begin if CLKevent and CLK = 1 then Q = D； end if； end process； end； ;entity DFF is port （R,S,D，CLK：in std_logic； Q：out std_logic）； end DFF；? architecture one of DFF is begin process （CLK） ——CLK置于敏感表内 begin if((R =‘0’)AND (S = ‘1’)) then Q = ‘0’; elsif ((R =‘1’)AND (S = ‘0’)) then Q = ‘1’; elsif CLKevent and CLK = 1 then Q = D； end if； end process； end； ;时序逻辑电路;4.3 概 述;分析电路是组合电路还是时序电路;分析电路是组合电路还是时序电路;? 输出方程：;;;;;;74HC573的逻辑图;;;;;;右移、左移 循环左移 循环右移;;? 四位双向移位寄存器74194：;? 四位双向移位寄存器74194：;;;;574的 VHDL实现？;ENTITY decoder3to8 IS PORT (A2,A1,A0,E3,E2,E1 : IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0 ); END ENTITY decoder3to8 ; ARCHITECTURE BHV OF decoder3to8 IS SIGNAL A: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN A = A2 A1 A0; PROCESS ( A ) BEGIN IF((E1 = 1)and (E2 = 0)and(E3 = 0)) then CASE (A) IS WHEN 000 = Y = WHEN 001 = Y = WHEN 010 = Y = WHEN 011 = Y = WHEN 100 = Y = WHEN 101 = Y = WHEN 110 = Y = WHEN 111 = Y = WHEN OTHERS =Y = END CASE; else Y = END IF; END PROCESS; ;Libarary ieee; Use ieee.std_logic_1164.all; ;Libarary ieee; Use ieee.std_logic_1164.all; ;Libarary ieee; Use ieee.std_logic