基于eda的数字时钟设计 毕业设计.doc

基于EDA的数字时钟设计 前言 数字电子技术的迅速发展，使各种类型集成电路在数字系统、控制系统、信号处理等方面得到了广泛的应用。为了适应现代电子技术的迅速发展需要，能够较好的面向数字化和专用集成电路的新时代，数字电路综合设计与制作数字钟，可以让我们了解数字时钟的原理。在实验原理的指导下，培养了分析和设计电路的能力。并且学会检查和排除故障，提高分析处理实验结果的能力。 数字时钟是一种用数字电路技术实现时、分、秒计时的装置。与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟从原理上讲是一种典型的数字电路，一般是由振荡器、分频器、计数器、显示器等几部分组成。其中包括了组合逻辑电路和时序电路。数字钟的设计方法有许多种，例如：可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。 图1-1 时钟系统结构图 1.2 功能介绍 电子时钟其实就是一个计时装置，一般有复位，计时和校时功能。由于开发板上提供的时钟晶振频率为50MHz。如果直接将这个信号作为计数器的时钟，那么计数器每累加1的时间间隔为20ns，因此需要分频。又由于时钟需要进位，所以对计时模块又要分时分秒来处理，最后就是如何实现数码管显示，一个数码管只能显示一个数字，就需要来点亮不同的数码管，并且数字间要建立联系。此设计问题可分为分频、计时模块和数码管显示三大部。 1.3 关于EDA和Quartus II EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑 共阳共阴，是针对数码管的公共脚而说的。典型的一位数码管，一般有10个脚，8个段码（7段加1个小数点），剩下两个脚接在一起。各个段码实际上是一个发光二极管，既然是发光二极管，就有正负极。共阳，也就是说公共脚是正极（阳极），所有的段码实际上是负极，当某一个或某几个段码位接低电平，公共脚接高电平时，对应的段码位就能点亮，进而组合成数字或字母。共阴是公共脚是负极（阴极），段码位是阳极，当公共脚接地module fenpin(clk_50M,clk_1HZ,clk_1kHZ); input clk_50M; output clk_1HZ; output clk_1kHZ; reg clk1,clk1k; reg [24:0] counter1; reg [14:0] counter2; always@(posedge clk_50M) begin if(counter1==5000000) begin counter1=0; clk1=~clk1; end else counter1=counter1+1; end always@(posedge clk_50M) begin if(counter2==25000) begin counter2=0; clk1k=~clk1k; end else counter2=counter2+1; end assign clk_1HZ=clk1; assign clk_1kHZ=clk1k; endmodule 计时设计 module shizhong(clk,rst,sec_ge,sec_shi,min_ge,min_shi,hours_ge,hours_shi,key1,key2,key3,key4); input clk,rst,