实验1、可调节数字钟设计实验(硬件系统).doc

实验1 可调节数字钟设计实验(硬件系统) 一、实验前的准备 1、该实验不使用七个模块组中的各个功能单元，所以三个拨码开关处于“111”时， 即MODEL_SEL1-3拨下处于“OFF”状态。使用实验仪上的固定连接。 2、拨码开关MODEL_SEL5-8全置于“ON ”状态，即MODEL_SEL5-8拨下处于“ON ”状态时通过USB BLASTER接口下载。当全部拨下处于“OFF”时可使用开发平台上LAB_JTAG_PS_AS 接口下载或者核心开发板上JTAG接口下载。 这里用户可根据自己所用的下载线来选择适当的下载方式和相应的MODEL_SEL5-8的状态。 二 、实验目的 设计一个电子数字钟的硬件系统，掌握NiosII系统设计的思想。 三、 实验设备 硬件： GX-SOC/SOPC-DEV-LAB PLATFORM创新开发实验平台 GX-SOPC-EP2C35-M672核心板 软件： Quartus II 8.0 Nios II 8.0 四、 实验内容 可调节数字钟硬件系统设计。（分配管脚，编译系统，并通过USB BLASTER下载到FPGA） 数字钟的要求为： 1. 在液晶屏上显示时间、日期 2. 对时间、日期能够进行设置 五 、实验预习要求 根据系统要实现的功能和开发板配置，本项目中需要用到的外围器件有：LCD——电子钟显示屏幕；按钮——电子钟设置功能键；Flash存储器——存储软、硬件程序；SRAM存储器——程序运行时将其导入SRAM。 根据所用到的外设和器件特性，在SOPC Builder中建立系统要添加的模块包括：NiosII CPU、定时器、按键PIO、LCD、外部RAM总线（Avalon三态桥）、外部RAM接口、外部Flash接口等。 六、实验原理 参照第二章课件（SOPC系统硬件开发流程） 七、部分管脚分配 设计端口 芯片引脚 开发平台模块 LCD_E_from_the_lcd_display D23 LCD1 ES LCD_RS_from_the_lcd_display C23 LCD1 nC D LCD_RW_from_the_lcd_display E22 LCD1 RD nWE LCD_data_to_and_from_the_lcd_display[0] G21 LCD1 Q0 LCD_data_to_and_from_the_lcd_display[1] E23 LCD1 Q1 LCD_data_to_and_from_the_lcd_display[2] E24 LCD1 Q2 LCD_data_to_and_from_the_lcd_display[3] B24 LCD1 Q3 LCD_data_to_and_from_the_lcd_display[4] B25 LCD1 Q4 LCD_data_to_and_from_the_lcd_display[5] V21 LCD1 Q5 LCD_data_to_and_from_the_lcd_display[6] V20 LCD1 Q6 LCD_data_to_and_from_the_lcd_display[7] AE15 LCD1 Q7 button_pio[0] Y11 F1 button_pio[1] AA10 F2 button_pio[2] AB10 F3 button_pio[3] AE6 F4 CLKB_IN B13 CLKB IN Reset C5 八、注意 1. Flash 型号的选择：AMD29LV128M123R_BYTE。读写时序不要修改。 2. 部分管脚分配参考：clock1.tcl。 九、实验步骤 1. 在D盘新建一个文件夹D:\clock，用于存放整个工程。 2. 新建工程 首先，打开Quartus II 8.0软件。选择Files - New Project Wizard…新建一个工程。将会出现一个信息框，这个对话框介绍创建工程步骤，点击Next 按钮，这时会出现如图1所示的对话框。这里需输入的是欲创建工程的基本信息，三个输入栏中分别输入的是工程将被保存的路径及工程文件夹、工程的名称和顶层实体的名称。建议工程名与顶层实体名称保持一致。 图1 点击两次Next 按钮。在下面的对话框中选择使用的FPGA型号。Family列表中选择Cyclone II，Available devices中选择EP2C35F672C8。集成了最高达33,216个逻辑单元和473Kb的片上RAM，速度等级8。选择完成后，点击Next。 图2 然后出现图3所示对话框，这里询问是否选用第三方EDA工具，我们不选用，直接点击