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Altera 公司 AN-426-1.0 2006 年 6 月， 1.0 版使用 MAX II CPLD 作为模拟键 盘编码器应用笔记 426引言 CPLD 最常见的应用是键盘编码器。处理器、ASSP 或者 ASIC 一般无法提供 足够的引脚来实现键盘功能。I/O 扩展是 CPLD 很普通的功能，使处理器 采用很少的 I/O 便可以解码规模较大的键盘。虽然 MAX? 和 MAX? II 等 CPLD 可以提供足够的低成本 I/O，但是在键盘解码时没有必要为每一开关 提供一个 I/O。采用较少的连线进行键盘解码的优点在于减少了键盘到主 电路板的走线数量，降低了键盘区开关矩阵的复杂度。本应用笔记解释怎 样利用 MAX II 器件资源来解码只有两个 I/O 和一个 GND引脚的大规模开 关键盘。采用的解码方法适用于最少 4 个开关、最多 48 个开关的情况。 键盘解码方法 CPLD 开关解码最常用的方法是采用一个简单电路，将开关的一端连接至GND，另一端通过一个上拉电阻连接至 VCC，上拉电阻一般取 10K?。开关 和电阻节点连接至 CPLD 输入引脚。对于普通的单刀单掷 (SPST) 开关按 键，当开关按下时，CPLD 输入通常由逻辑 1跳变到逻辑 0。 图 1 电路中，每个开关连接简单占用一个 CPLD I/O。您可以使用 MAX II 器件中的施密特触发输出缓冲来改进这一电路。施密特触发器输入减小了 开关噪声，更容易实现开关反跳。请参考 AN 422: 利用 MAX II CPLD，实 现便携式系统的功耗管理，了解怎样将上电和关电机制集成到开关解码电 路中。 1 Preliminary 使用 MAX II CPLD 作为模拟键盘编码器图 1. 简单采用每开关一个 CPLD I/O 的电路 减少大规模开关键盘解码所需 CPLD 引脚数量的常用方法是将开关连接成 行列矩阵。采用这种方法，只要 个 CPLD 引脚便可以解码 开 关阵列。 一个例子是 16 开关计算器键盘由一个 4x4 阵列构成，只占用 8 个引脚。与简单的一个引脚、一个开关的方法相比，这种方法只占用一半 的引脚。 图 2 是一个行列开关阵列解码的典型电路结构。每个开关连接在各自的行 列上。行上还有 10K? 的上拉电阻。MAX II 器件的可编程逻辑还增加了一 个简单电路。 VCCIO, VCCINIT MAX II CPLD R1 10K R2 10K GND Application Logic CCIO, VCCINIT MAX II CPLD GND VCC Application Logic M N+ M N×2 Altera 公司 Preliminary 键盘解码方法图 2. 使用行列方式的键盘解码常用电路 按键处于空闲状态时，CPLD 驱动列引脚至低电平。行引脚是输入，等待 开关被按下。当开关被按下，行信号变为低电平，CPLD 中的逻辑开始扫 描开关阵列，以确定哪个开关被按下。 CPLD 逻辑电路将所有的列驱动为高阻态，然后，依次驱动每一列为低电 平。当某一列为低电平时，对应的行输入引脚指示被查询列中的开关是否 按下。每一列的查询结果被存入到 4 位寄存器中。一旦扫描完 4 列之后， 一个 16 位寄存器保存所有开关的逻辑值。这种方法可以探测单开关和多 开关组合。当寄存器成为全零时，扫描逻辑电路恢复到空闲状态，驱动列 至低电平，以节省功耗。 典型开关的最小 ON 脉冲大于 3ms。人手按下释放开关的最小响应时间大 约是 30ms。CPLD 可以很容易的在 10μS 之内扫描开关阵列。因此，在用 户释放开关之前，CPLD 完成开关解码应不成问题。 R1- 4 10K Row 3 Row 1 Row 0 Col 3 Col 2 Col 1 Col 0 CPLD Row 2Altera 公司 3 Preliminary 使用 MAX II CPLD 作为模拟键盘编码器f 请参考 AN 422 利用 MAX II CPLD，实现便携式系统的功耗管理，了解怎样 将上电和关电机制集成到开关阵列解码电路中。 新型两线按键 判决器 每开关一个引脚和行列开关阵列方法都可以很好的工作，但是这些方法并 不适用于所有的情况，也有缺点。每开关一个引脚的方法具有以下缺点： ■ 大型键盘需要较多的 CPLD I/O 引脚 ■ 需要大量并行 PCB 走线将开关连接至 CPLD ■ 膜片开关和母板之间需要成本较高的引脚计数连接器 ■ 每个开关需要独立的电阻 行列开关阵列方法显著减少了所需的 CPLD 引脚数量，减少了膜片开关和 母板之间的连线数量。但是，行列开关阵列方法也有一些缺点： ■ 由于行列走线与开关正交连接，因此需要两层 PCB ■ 需要成本更高的两层膜片开关 ■ 对于小