2011级数字集成电路重点不完全.docxVIP

注意，这只是根据老师的重点在PPT上找的，有的没有找到用黄色背景画出了，不全面，只是做个参考。。 1、数字设计面临的挑战 微观问题（Microscopic Problems） ?? 超高速设计（Ultra-high speed design） ?? 互连（Interconnect） ?? 噪声、串扰（Noise, Cross-talk） ?? 可靠性和可制造性（Reliability, Manufacturability） ?? 功耗（Power Dissipation） ?? 时钟分布（Clock distribution）… 宏观问题（ Macroscopic Issues） ?? 产品面市时间（Time-to-Market） ?? 集成规模（Millions of Gates） ?? 高层次抽象设计（High-Level Abstractions） ?? IP复用：可移植性（Reuse IP: Portability） ?? 可预测性（Predictability）… 2、如何评估数字电路的性能 a)成本（Cost） b)可靠性（Reliability） c) 可量测性（Scalability） d)速度(如delay, operating frequency) e) 功耗（Power dissipation） f) 执行一项功能需要的能量（Energy to perform a function） 3、光刻过程 氧化→涂光刻胶→光刻机曝光→光刻胶显影→酸刻蚀→清洗、干燥→工艺步骤→光刻胶去除 4、工艺步骤 扩散和离子注、淀积、刻蚀、平面化（化学机械抛光） 流程：定义有源区，刻蚀、绝缘沟槽中填充氧化物→阱区离子注入→淀积、形成多晶硅层→源、漏区及衬底接触的离子注入→形成接触孔和通孔、淀积形成金属层图形 5、pn结二极管简化模型 6、pn结内建电势 其中 ΦT为热电势，ΦT=kT/q ,300K（常温）时为26mV NA、ND为掺杂浓度 ni为本征载流子浓度，PPT上例题为1.5×1010 7、二极管电流与电压关系 理想情况： 简化模型： 其中VDon约为0.6~0.8V，PPT中例题为0.7V 8、反相器的电路图 9、输入为高低电平时的输出（VOH、VOL分别为高电平、低电平） 有比反相器 如电阻负载反相器 无比反相器 如CMOS反相器 10、CMOS反相器的特点 输出高电平和低电平分别为VDD和GND。信号电压摆幅等 于电源电压，噪声容限很大。 无比逻辑。逻辑电平与器件尺寸无关，晶体管可以采用最 小尺寸。 具有低输出阻抗。稳态时在输出和VDD或GND之间总存在 一条具有有限电阻的通路，对噪声和干扰不敏感。 输入电阻极高，不消耗直流输入电流。 没有静态功耗。稳态工作情况下，电源和地之间没有直接 的通路。 11、电压传输特性（VTC） VIH、VIL分别为输入为高、低电平的极限，是dVout/dVin=-1的时候的Vin VM为门限电压，是Vout=Vin的时候 电阻负载反相器（有比反相器） CMOS反相器（无比反相器） 12、互补CMOS构造 互补逻辑门由PUN（上拉网络）和PDN（下拉网络）组合而成， PUN 和PDN 是对偶逻辑网络。 13、PUN和PDN构造的经验规则： ?? 晶体管看作是由其栅端信号控制的开关。 ?? PDN用NMOS器件，PUN用PMOS器件。 ?? 推导构造逻辑功能的规则：NMOS串联对应与（AND）功能，NMOS并联对应或（OR）功能。 ?? 根据Morgan定理，PUN和PDN是对偶网络。构造CMOS门，一个网络（如PDN）用串并联器件的组合实现，另一个网络可根据对偶性原理得到。 ?? 互补门自然求反功能。单级只能实现NAND，NOR和XNOR等，非反相布尔函数需要额外的反相器。 ?? 实现N输入的逻辑门需要晶体管数目为2N。 14、MOS管的串/并连实现的逻辑功能 NMOS 为高电平时，NMOS开关闭合（导通），NMOS 传输“强” 0 和“弱” 1 NMOS串联实现“与”逻辑 NMOS并联实现“或”逻辑 PMOS 为低电平时，PMOS开关闭合（导通），PMOS 传输“强” 1 和“弱” 0 PMOS串联实现“或非”逻辑 PMOS并联实现“与非”逻辑 15、根据逻辑关系构造符合CMOS逻辑门 例如： 据NMOS管的串并联规则推导出PDN(PUN:乘*是mos管并联，反正加+是串联) 注意NMOS构成的是F = D + A? (B + C)，使PDN导通时传递低电平”0” 图为