VHDL讲义第八章VHDL语言属性描述课件.ppt

TYPE matrix IS ARRAY(0 TO 7, 15 DOWNTO 0) OF std_logic； i = matrix ’ left (1); -- i = 0; i = matrix ’ right (1); -- i = 7; i = matrix ’ high (1); -- i = 7; i = matrix ’ low (1); -- i = 0; i = matrix ’ left (2); -- i = 15; i = matrix ’ right (2); -- i = 0; i = matrix ’ high (2); -- i = 15; i = matrix ’ low (2); -- i = 0; ________________________________________________________________________________________________________________________________________________________ VHDL语言设计技术——第八章 VHDL语言属性描述 * 第八章 VHDL语言属性描述 属性是指关于设计实体、结构体、类型、信号等项目的指定特性。 属性提供了描述特定对象的多个侧面值的手段 信号属性在检测信号变化和建立详细的时域模型时非常重要 为什么要有属性： 电路元件需要时钟信号同步 需要控制信号控制整个电路的行为（进程的执行） 时钟信号与控制信号的使用多种多样 利用属性可以使VHDL源代码更加简明扼要，便于理解 属性 VHDL提供5类预定义属性： 1、数值类属性 2、函数类属性 3、信号类属性 4、数据类型类属性 5、数组范围类属性 8.1.1 常用数据的数值属性 主要用于返回常用数据类型、数组或是块的有关值： 例如：返回数组长度、数据类型的上下界等。 常用数据类型的数值类属性： ’left：返回一个数据类型或子类型最左边的值。 ’right：返回一个数据类型或子类型最右边的值。 ’high：返回一个数据类型或子类型的最大值。 ’low：返回一个数据类型或子类型的最小值。 8.1 数值类属性 属性规则： 上下限：对数值取最大、最小值；对枚举类型数据下限取左边界值，上限取右边界值；对数组取数组区间的最大最小值。 左右边界：按书写顺序取左边或右边值。 例： SUBTYPE nat IS Natural Range 0 to 255; X:=nat’HIGH; --x等于255 X:=nat’LOW; --x等于0 X:=nat’RIGHT; --x等于255 X:=nat’LEFT; --x等于0 8.1 数值类属性 PROCESS(a) TYPE bit16 IS Array(15 downto 0) OF std_logic; VARIABLE lef, rig, up, low: NATURAL; BEGIN lef:=bit16’LEFT; --15 rig:=bit16’RIGHT; --0 up:=bit16’HIGH; --15 low:=bit16’LOW; --0 END PROCESS; PROCESS(a) TYPE bit16 IS Array(0 to 15) OF std_logic; VARIABLE lef, rig, up, low: NATURAL; BEGIN lef:=bit16’LEFT; --0 rig:=bit16’RIGHT; --15 up:=bit16’HIGH; --15 low:=bit16’LOW; --0 END PROCESS; 8.1 数值类属性 在递增区间 ‘LEFT=‘LOW ‘RIGHT=‘HIGH 在递减区间 ‘LEFT=‘HIGH ‘RIGHT=‘LOW 例8-1： 例8-2 枚举类型数据数值属性描述 Architecture voltb of volta IS TYPE volt IS (uV,mV,V,kV); SUBTYPE s_volt IS volt RANGE (V DOWNTO mV); SIGNAL S1,S2,S3,S4: VOLT; BEGIN S1=volt’HIGH; --kV S2=volt’LOW; --uV S3=s_volt’LEFT; --V S4=s_volt’RIGHT; --mV END voltb; 8.1 数值类属性 8.1.1 数组的数值属性 数组属性只有一个：取数组的长度值。格式： 数组名