第3讲 Nios II体系结构.ppt

3.8 存储器及I/O结构 Nios II 存储器和I/O结构 程序计 数器 通用寄 存器文 件 指令 总线 选择 逻辑 数据 总线 选择 逻辑 指令 高速 缓存 数据 高速 缓存 紧耦合指令 存储器 1 紧耦合数据 存储器 1 紧耦合指令 存储器 N 存 储 器 从 外 设 紧耦合数据 存储器 N S M S M Avalon 转换结构 NiosII 处理器 内核 S M Avalon 主端口 Avalon 从端口 NiosII内核访问存储器和I/O的方式 1.指令主端口 2.指令高速缓存 3.数据主端口 4.数据高速缓存 5.紧耦合指令或 数据存储器端口 3.8 存储器及I/O结构 Nios II 存储器和I/O结构 程序计 数器 通用寄 存器文 件 指令 总线 选择 逻辑 数据 总线 选择 逻辑 指令 高速 缓存 数据 高速 缓存 紧耦合指令 存储器 1 紧耦合数据 存储器 1 紧耦合指令 存储器 N 存 储 器 从 外 设 紧耦合数据 存储器 N S M S M Avalon 转换结构 NiosII 处理器 内核 S M Avalon 主端口 Avalon 从端口 1.指令主端口 2.指令高速缓存 3.数据主端口 4.数据高速缓存 5.紧耦合指令或 数据存储器端口 指令与数据总线 3.8 存储器及I/O结构 指令与数据总线 存储器与外设访问 Nios II结构提供映射为存储器的I/O访问。数据存储器和外设都被映射到数据主端口的地址空间。存储器系统中处理器数据总线低8位分别连接存储器数据线7－0。 字(小端模式) 低字节 高字节 高地址 低地址 3.8 存储器及I/O结构 指令与数据总线 指令主端口 Nios II指令总线作为32位Avalon主端口来实现。指令主端口只执行一个功能：对处理器将要执行的指令进行取指。 指令主端口是具有流水线属性的Avalon主端口。 指令主端口依赖Avalon交换结构中的动态总线对齐逻辑始终能接收32位数据。 Nios II结构支持片内高速缓存。 Nios II结构还支持紧耦合存储器，对紧耦合存储器的访问能实现低延迟。 说明： 指令主端口不执行任何写操作。 动态总线对齐逻辑不管目标存储器的宽度如何，每次取指都会返回一个完整的指令字，因而程序不需要 知道Nios II处理器系统中的存储器宽度。 片内高速缓存，用于改善访问较慢存储器时的平均指令取指性能。 3.8 存储器及I/O结构 指令与数据总线 数据主端口 Nios II数据总线作为32位Avalon主端口来实现。数据主端口执行两个功能： 1．当处理器执行装载指令时，从存储器或外设中读数据。 2．当处理器执行存储指令时，将数据写入存储器或外设。 数据主端口不支持Avalon流水线传输。 同指令主端口一样Nios II结构支持片内高速缓存，改善平均数据传输性能。 Nios II结构也支持紧耦合存储器以实现低延迟。 3.8 存储器及I/O结构 指令与数据总线 指令和数据共享的存储器 通常，指令和数据主端口共享含有指令和数据的存储器。虽然处理器内核使用独立的指令总线和数据总线，整个Nios II处理器系统对外呈现单一的、共用的指令/数据总线。 说明： 数据和指令主端口从来不会出现一个端口使另一个端口处于等待状态的停滞状况。为获得最高性能，对于指令和数据主端口共享的任何存储器，数据主端口被指定为更高的优先级。 3.8 存储器及I/O结构 高速缓存(Cache) Nios II结构的指令主端口和数据主端口都支持高速缓存。 作为Nios II处理器组成部分的高速缓存在SOPC Builder中是可选的，这取决于用户对系统存储性能以及FPGA资源的使用要求。包含高速缓存不会影响程序的功能，但会影响处理器取指和读/写数据时的速度。 高速缓存改善性能的功效是基于以下前提的： 1．常规存储器位于片外，访问时间比片内存储器要长。 2．循环执行的、最大的，关键性能的指令序列长度小于指令高速缓存。 3．关键性能数据的最大块小于数据高速缓存。 3.8 存储器及I/O结构 高速缓存(Cache) 例如在以下的情况下高速缓存将无法改善执行速度： Nios II处理器系统只含有快速的片内存储器(即从不访问较慢的片外存储器)。 程序的关键循环是2KB，而指令高速缓存的大小为1KB。 由于性能上的原因，应用程序始终要求某些数据或部分代码存放在高速缓存中，那么紧耦合存储器可能会提供一个更合适的解决方案。 注意：Cache虽然改善了系统的整体性能，但使程序的执行时间变得不可预测。对于实时系统来说这一点至关重要。 3.8 存储器及I/O结构 紧耦合存储器(TCM)：紧耦合存储器是一种紧挨着内核的快速SRAM，它不仅能改善系统性能，而且保证了装载和存储指令或数