EDA技术与Verilog_HDL(潘松)第四章与第六章课后习题答案.ppt

第4章　 Verilog HDL设计初步 习 题 4-1 举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。 答： P74/74/80/92 4-2 wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？ 答：书上P261~262《9.2 Verilog HDL数据类型》 reg主要是用于定义特定类型的变量，即寄存器型(Register)变量(或称寄存器型数据类的变量)。如果没有在模块中显式地定义信号为网线型变量，Verilog综合器都会将其默认定义为wire型。过程语句always@引导的顺序语句中规定必须是reg型变量。 wire型变量不允许有多个驱动源 习 题 4-3 阻塞赋值和非阻塞赋值有何区别？ 答：Verilog中，用普通等号“=”作为阻塞式赋值语句的赋值符号，如y=b。 Verilog中，用普通等号“=”作为非阻塞式赋值语句的赋值符号，如y=b。 阻塞式赋值的特点是，一旦执行完当前的赋值语句，赋值目标变量y即刻获得来自等号右侧表达式的计算值。如果在一个块语句中含有多条阻塞式赋值语句，则当执行到其中某条赋值语句时，其他语句将禁止执行，即如同被阻塞了一样。 非阻塞式赋值的特点是必须在块语句执行结束时才整体完成赋值操作。非阻塞的含义可以理