(12-13)1位二进制全加器VHDL设计.ppt

本节知识要点: 1、CASE语句 表示多分支情况的选择语句，各分支无优先级。 与IF语句的区别。 2、元件例化语句（有2个语句组成） 用于层次设计，即在当前设计中调用一个已经设计好的功能模块 component 语句：将一个设计实体定义为一个元件 port map 语句： 用于元件调用（端口映射）。 3、标准逻辑矢量：std_logic_vector( * downto *) 或者 std_logic_vector( * to *) 表示一维数组或者总线 并置操作符 用于将单独的信号合并起来组成新的数组或者总线 4、1位全加器的VHDL描述 半加器的VHDL描述 全加器的VHDL描述（层次设计） 课外练习： 采用调用方法设计8位全加器 。 提示：调用8次，将8个1位全加器串连起来。 4 计数器设计 知识要点 计数器：广泛用于控制。 整数：INTEGER, 要定义范围，便于综合器确定线宽。 表示方法：如2，35，16＃d9#, 2#11001#等。 自然数和正整数。 操作符的重载函数 重载：给操作符赋予新的功能，使不同数据类型的数据可以混合使用 使用重载函数： USE IEEE.STD_LOGIC_UNSIGNED.ALL BUFFER模式 当输出的量内部需要用时，必须定义为BUFFER类型。 计数器的电路结构 一个加法器 一个锁存器 Q=Q+1对应的电路解释（工作过程） 变量 在进程语句PROCESS内部定义和使用 省略赋值符 （OTHERS = X) 十进制计数器的设计 使能型号和复位信号 内部变量的定义 进位信号 移位寄存器的设计 并行置位 移位寄存器的描述 移位输出 4 计数器设计 4.4 计数器设计 4.4 计数器设计 自然数:NATURE,包含0和所有正整数； 正整数:POSITIVE，不包含0； INTEGER,NATURE,POSITIVE都定义在VHDL标准程序包STANDARD中，是默认打开的，所以不需要进行库的声明语句。 4.4 计数器设计 内部信号无传输方向限制； 重载：对操作符赋予（即加载）新的功能。 运算符重载：调用运算符重载函数后，不同类型的数据可以进行运算并将结果转换到需要的类型。使用语句 USE IEEE.STD_LOGIC_UNSIGNED.ALL 则自动引用重载函数。 综合后的电路：加法器为组合电路，锁存器用于锁存数据； 工作过程：加法器的输入信号为1和锁存器的输出反馈信号，只要锁存器输出发生改变，则加法器自动相加，经过一个延时将结果送到锁存器的输入，但只有当时钟沿到来时，该输入才传送到输出端。 综合成电路时的优化：锁存器由D触发器组成，优化潜力小，只有组合电路优化潜力大。 4 计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.6 VHDL语句结构与语法小节 4.6 VHDL语句结构与语法小节 习 题 习 题 习 题 习 题 习 题 习 题 ▼ 计数器设计的另一种表述 4位加法计数器工作时序 【例】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; 5 一般加法计数器设计 带有复位和时钟使能的10进制计数器 ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ;--计数器复位 ELSIF CLKEVENT AND CLK=1 THEN --检测时钟上升沿 IF EN = 1 THEN --检测是否允许计数 IF CQI 1001 THEN CQI := CQI + 1; --允许计数 ELSE CQI