(第2篇 ARM微处理器硬件结构)第7 8节.ppt

2.4 存储系统机制 一、存储系统 1、数据类型 （1）、数据类型 (a )、 8位有符号和无符号字节。 (b )、16位有符号和无符号半字。 (c )、32位有符号和无符号字。 （2）、对齐 (a)ARM指令都是32位的字，必须以字（4字节）为单位边界对齐。 (b)Thumb指令是16位半字，必须以字(2字节)单位边界对齐。 注： (1)所有ARM操作都是面向32位的操作数； (2)数据传送指令支持较短的字节和半字的数据类型。 (3)对齐(正数，负数) 当从存储器调入一个字节和半字时，根据指令对数据的操作类型，将其无符号0或有符号“符号位”扩展为32位，进而作为32位数据在内部进行处理。 2.4 存储系统机制 一、存储系统 （3） 存储管理 存储空间 地址线 32条 地址空间 4GB (232 存储字节) 存储基本单位：字节 存储组织 ：字 （4） 存储格式分类 (大端模式 、 小端模式) 2.4 存储系统机制 一、存储系统 2、数据存储格式有两种： （A）大端模式： 较高的有效字节存放在较低的存储器地址，较低的有效字节存放在较高的存储器地址。 （B）小端模式： 较高的有效字节存放在较高的存储器地址，较低的有效字节存放在较低的存储器地址。 2.4 存储系统机制 一、存储系统 3、 存储器接口 结构： Von Neumann architecture 数据总线宽度 32位 存储器访问指令 load, store, and swap 2.4 存储系统机制 一、存储系统 3、 存储器接口 (1)总线接口信号 (a)时钟和时钟控制信号 MCLK:所有存储器访问和处理器操作的主时钟 ECLK:外部时钟 nRESET:复位信号 nWAIT:等待信号,与MCLK一起用于访问慢速外设或存储器 2.4 存储系统机制 一、存储系统 3、 存储器接口 (1)总线接口信号 (b)地址类信号 A[31:0] nRW MAS[1:0]:数据访问宽度 00:Byte 01:HalfWord 10:word 11:保留 nOPC:输出、传送类型 0：取指 1：传送数据 nTRANS:输出、特权用户模式指示信号 0:用户模式 1：特权模式 LOCK:执行时独占总线，直至执行结束 TBIT：ARM处理器操作状态 TBIT=0 ARM指令 =1 Thumb指令 2.4 存储系统机制 一、存储系统 3、 存储器接口 (1)总线接口信号 (c) 存储器请求信号 nMREQ SEQ 2.4 存储系统机制 一、存储系统 3、 存储器接口 (1)总线接口信号 (d) 数据信号 D[31:0] DIN[31:0] DOUT[31:0] ABORT: 指示存储器操作失败 BL[3:0]:数据总线应用策略,信号为高时，对应的数据总线有数据传送 BL[0] D[7..0] BL[1] D[15..8] BL[2] D[23..16] BL[3] D[31..24] 2.4 存储系统机制 一、存储系统 2.4 存储系统机制 一、存储系统 3、 存储器接口 (2)总线周期类型A single memory cycle 2.4 存储系统机制 3、 存储器接口 (2)总线周期类型 N周期(非顺序存储周期):最简单的访问周期，当前访问地址与之前访问地址无关联。该方式存储系统常需要长的访问时间 2.4 存储系统机制 3、 存储器接口 (3)总线周期类型 S周期(顺序存储周期) :实现总线上的突发传送；后一周期与前一周期访问地址有关联；与非顺序访问相比响应更快，访问时间更短。 2.4 存储系统机制 3、 存储器接口 (3)总线周期类型 I周期(内部存储周期):不访问存储器，处理器执行内部功能. 2.4 存储系统机制 3、 存储器接口 (3)总线周期类型 C周期(协处理器访问周期):处理器使用数据总线与协处理器传送数据。 2.4 存储系统机制 3、 存储器接口 (3)总线周期类型 2.4 存储系统机制 4 、系统总线配置 一个微处理器系统可能含有多条总线。高速设备可连到高速总线上，低速设备连到别的总线上。 桥：使总线可以互连的逻辑电路。 高速总线通常要更昂贵的电路和