基于FPGA数字系统设计的速度优化方法研究.pdfVIP

第 43 卷第 4 期 东北师大学报(自然科学版) Vo l. 43 No.4 2011 年 12 月 lournal of Northeast Normal University(Natural Science Edition) December 2011 [文章编号J1000-1832(2011)04-0065-07 基于 FPGA 数字系统设计的速度优化方法研究 宋翠方，王连明，于安宁 (东北师范大学应用电子技术研究所，吉林长春 130024) [摘 要] 讨论了基于 FPGA 进行数字系统设计过程中的速度优化方法.研究了流水线法、 降低时滞法和关键路径优化法，对具体实例进行了 VHDL 编程并比较优化前后的 RTL 电路 结构.结果表明，上述方法均可以有效提高数字系统的速度. [关键词] FPGA; VHDL; 速度优化 〔中图分类号] TP 399;TN 710 [学科代码] 510. 10 [文献标志码] A 随着 FPGA 技术的发展以及相应 EDA 软件工具的成熟，FPGA 的应用越来越广泛.采用 FPGA 进 行数字系统设计过程中，在系统功能确定后，不同的 VHDL 描述方法所产生的硬件电路结构不同，其速 度、资源利用率等性能指标也往往大相径庭[IJ 当速度达不到设计要求时，通常只能通过选用其他更快 速的器件进行设计，显然这会增加器件成本和设计成本.如果此时能通过速度优化方法使系统达到设计 要求，则可以减小系统成本.速度优化也是大规模数字系统设计必需的过程. 目前，文献对基于 FPGA 的数字系统设计中的速度优化研究大多停留在原理分析层面[2 飞缺少具 体的实例分析.本文将通过具体的应用事例研究速度优化的方法，更深入地阐述速度优化的原理及实现 方法. 本文主要研究了 3 种速度优化方法，即流水线法、降低时带法和关键路径优化法.其中关键路径优 化方法又包括添加寄存器层次法、并行结构构建法和寄存器平衡法. 1 流水线法 流水线设计在概念上十分类似于装配线运行，数据从前端输入，通过处理的各个级，最后输出数据， 各个级之间同时进行.流水线设计的优越性是新数据在前面的数据完成之前就可以处理. 例如，计算(1)式 y=x 铃 (x-1) 祷 (x-2). (1) 可以用迭代的方法实现，VHDL 语言的程序如下: process( clk) begin if clkevent and clk= ‘ l then if(num=O ) then y= x; 工=x一1 ; [收稿日期] 2011-01-27 [基金项目] 国家自然科学基金资助项目; 吉林省科技发展重点支持项目 . [作者简介] 宋翠方0984-) ，女，硕士研究生，主要从事数字系统设计领域研究;通讯作者2 王连明0972-) ，男，教授，主要从事嵌 人式技术、智能信息处理及电路系统仿真等领域研究. 66 东北师大学报(自然科学版) 第 43 卷 elsi{(num 3) then num = num +1 ; y= y 头 X; X= X 一1 ; end if; end if; end process. 用迭代实现的 RTL 电路结构核心部分如图 1 所示，其综合后只生成一个乘法器，乘法器被重新利 用，直到计算完成，这样就要等到 3 次乘法运算完成后才能输入新的 z 值.