数字电路逻辑第五章.ppt

第五章 触发器 5.1 概述 ——功能、两个基本特点、分类 5.2 SR锁存器 ——电路结构、工作原理、特性表 5.3 电平触发的触发器 5.4 脉冲触发的触发器 ——电路结构及动作特点 5.5 边沿触发的触发器 5.6 触发器的逻辑功能及其描述方法 * 5.7 触发器的动态特性 5.1 概述 一、用于记忆1位二进制信号 两个基本特点：1. 有两个能自行保持的稳定状态 2. 根据输入信号可以置成0或1 二、分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（RS, JK, D, T） 3. 按存储数据的原理（静态，动态） 5.2 SR锁存器（Set – Reset - Latch） 一、电路结构与工作原理 二、动作特点 在任何时刻，输入都能直接改变输出的状态。 例： 5.3 电平触发的触发器 一、电路结构与工作原理 二、动作特点 在CLK=1的全部时间里， S和R的变化都将引起输出状态的变化。 电平触发的D触发器（D型锁存器） 5.4 脉冲触发的触发器 一、电路结构与工作原理 (5) 列出真值表 二、脉冲触发方式的动作特点 5.5 边沿触发的触发器 为了提高可靠性，增强抗干扰能力， 希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来 时的输入信号状态，与在此前、后输入的状态没有关系。 常见的三种电路结构形式： 1、用两个电平触发D触发器组成的边沿触发器 2、维持阻塞触发器 3、利用门电路传输延迟时间的边沿触发器 一、电路结构和工作原理 利用CMOS传输门的边沿触发器 5.6 触发器的逻辑功能及其描述方法 5.6.1 触发器按逻辑功能的分类 时钟控制的触发器中 由于输入方式不同（单端，双端输入）、次态（ ）随输入变化的规则不同（即真值表不相同） 常见的有四类：SR，JK，T，D触发器等。 一、SR触发器 1. 定义，凡在时钟信号作用下，具有如下功能的触发器称为SR触发器 二、JK触发器 1.定义 三、T触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器 四、D触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器 逻辑功能： 是 与输入及 在CLK作用后稳态之间的关系 （RS, JK, D, T） 电路结构形式： 具有不同的动作特点（转换状态的动态过程） （同步，主从，边沿） 5.7 触发器的动态特性 一、输入信号宽度 二、传输延迟时间 一、建立时间 二、保持时间 三、传输延迟时间 四、最高时钟频率 《数字电子技术基础》第五版 电路结构 图形符号 1 1 0 0 0① 1 1 1 0① 0 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 0 0 0 0 ① 置1 保持 置0 特性表 0 0 X X 0 1 1 X X 0 1 1 0 0 1 1 0 0 1 1 0 1 1* 1 1 1 1* 0 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 0 0 1 0 0 0 1 高电平有效 异步置1端 异步置0端 预置端：用于初始化电路的状态 干扰脉冲 0 0 X X 0 1 1 X X 0 1 1 0 0 1 1 0 0 1 1 0 1 1* 1 1 1 1* 0 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 0 0 1 0 0 0 1 S = D R = D’ CLK t O t t t t O O O D Q Q’ 例5.3.2 提高可靠性，要求每个CLK周期输出状态只能改变1次 1* 0 1 1 1* 1 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 X X X X 逻辑功能相同，触发方式不同 CLK t O t t t t O O O O S R Q Q’ 例5.4.1 1 2 3 4 5 6 J K Q’ 主 从 S R Q Q Q’ CLK 两条反馈线 J 主 从 S R K Q Q’ Q Q’ CLK 1 0 1 1 0 1 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 X X X X 1* 0 1 1 1* 1 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 X X X X 主 从 S