动态时序逻辑电路概要1.ppt

第八讲动态时序逻辑电路 天津大学电信学院电子科学与技术系 史再峰 动态Latch 和Register 动态Latch 和Register特点 比静态Latch和Register 简单 基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据） “不破坏地”读信息：因此需要输入高阻抗的器件 动态FF的时钟重叠 动态两相边沿触发器 动态latch 和寄存器的问题 高阻抗的内部动态节点易受噪声源的干扰 漏电影响了低功耗（例如停止时钟以节省功耗）技术 内部动态节点的电压并不跟踪电源电压的变化，从而降低噪声容限 更精确的setup time分析 Setup time的三种定义方法 tsu 为使寄存器出错的最小Data to clock 时间 tsu = min{tDQ } = min{tDC+ f(tDC)} tsu 为使Clock to Q 的时间增加一固定的百分比（5％）Clock to Q的时间及Set up 时间与Clock 及data 变化的方向和斜率有关 Setup Time 图解 Setup/Hold Time图解 Setup Time图解 Setup Time图解 Setup Time 图解 Hold Time图解 Hold Time图解 Hold Time图解 Hold Time图解 Hold Time图解 C2MOS主从正沿触发寄存器 C2MOS FF 0-0 重叠时的情况 C2MOS FF 0-0 重叠时的情况 C2MOS 的瞬态响应 真单相位时钟控制TSPC 正电平latch（CLK= 1 时透明） 负电平latch（CLK= 0 时透明） DEC Alpha 处理器中的单相位时钟控制 设计Latch 时要注意 设计Latch 时要注意仔细设计尺寸及Clocking, 例如在DEC 的Alpha 芯片中, 通过模拟Latch 在各种不同情况组合( 如时钟不同的上升和下降时间、不同的电压、温度和工艺的极端情形）下的工作来检查竞争情况 动态存储电容上的电荷会泄漏漏电，且漏电与温度有很大的关系。因此需要动态刷新。　　　　　 动态节点不应当浮空较长时间，必须刷新或者箝制到一个已知的状态（电平） 动态节点需要借助静态反相器进行隔离，或采用“伪静态”电路以提高抗噪声能力 简化的TSPC Latch 嵌入逻辑功能的TSPC 真单相钟控（TSPC）Latch 的特点 优点： （1）时钟为“真正”单相位。 （2）可嵌入逻辑功能，因而在总体上（逻辑＋延时）可提高性能。 缺点： （1）与简单动态Latch（传输门＋反相器）相比，晶体管数目稍有增加。 （2）时钟使输出节点浮空（高阻态）时，易受其它信号耦合的影响。 （3）驱动传输门时输出节点会发生电荷分享。 TSPC 边沿触发器 简化TSPC 正沿触发器 简化TSPC ET FF的尺寸确定 运用Split-out 的TSPC ET FF 脉冲触发Latch 边沿触发时序单元的另一种设计方法: 脉冲触发 基于TSPC的Pulsed Latches Pulsed FF (AMD-K6, K7) Set up（可以为负，即可借用上一周期时间） 、Hold 、延迟时间 建立时间：可以为负值维持时间：三个反相器延迟延迟时间：x 放电+ 1个反相器延迟 短脉冲FF的建立时间 灵敏放大器型寄存器 各种触发器性能对比 流水线设计技术 例子：改进后的数据通路 基于Latch 的流水线 时钟重叠对锁存流水线的影响 采用C 2 MOS 构成流水线1 采用C2MOS 构成流水线2 NORA-CMOS模块 NORA-CMOS N P动态逻辑与静态逻辑混连 N P动态逻辑与静态逻辑混连 （2）当不同的模块（Section）串联起来构成流水线时，Clock Skew不会引起有害的影响，为此要求： 预充电级预充电时，预充电节点上的信号变化不应影响输出C2MOS中被锁存的数据，这样本级的预充电值不会影响到正在求值的下一级。（Precharge Racefree ) 因此连接方式应保证预充电级的输出C2MOS 不导通 NORA 设计规则小结 非双稳时序电路施密特触发器（1） Schmitt Trigger 施密特触发器的主要用途是把一个含噪声或缓慢变化的输入信号转化成“干净”的数字输出信号。 斜率较陡的信号可以抑制直流通路来降低功耗。 两个重要特性 对于一个变化很慢的输入波形，在输出端有一个快速翻转的响应 对于郑向和负向变化的输入信号有不同的开关阈值，滞环电压定义为两者之差 施密特触发器的VTC曲线 用施密特触发器抑制噪声 施密特触发器的CMOS电路实现 施密特触发器VTC的仿真波形 其他类型的施密特触发器 课本p268思考题7.7，推导Vm-/Vm+,并用仿真工具验证自己的推导（采用0.25um/0.