第6章FPGA单元电路设计.ppt

PROCESS(clr,clk) BEGIN IF (clr=1)THEN count4=0000; ELSIF(clkevent) and (clk=1) THEN IF en=1 THEN IF count4=1011 THEN count4=0000; ELSE count4=count4+1; END IF; END IF; END IF; END PROCESS; END BE; 计数器减1操作 ↑ 0 0 计数器加1操作 ↑ 1 0 0 0 0 0 0 0 × × 1 qa qb qc qd qe qf Clk Updn Clr 输出端 输入端 六位二进制可逆计数器 作业： 6.2.5分频器 二分频电路的设计 例： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY fenpin2 IS PORT(clk,reset:in std_logic; clk2:out std_logic); END fenpin2; ARCHITECTURE rt OF fenpin2 IS BEGIN PROCESS(clk) BEGIN IF reset =1 THEN clk2=0; ELSIF clk=1 and clkevent THEN clk2= not clk2; END IF; END PROCESS; END rt; 仿真图 2的整数次冥分频器的设计 例： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpin IS PORT(clk,reset:in std_logic; clk2,clk4,clk8,clk16:out std_logic); END fenpin; ARCHITECTURE rt OF fenpin IS SIGNAL temp :std_logic_vector(3 downto 0); BEGIN PROCESS(clk) BEGIN IF reset =1 THEN temp=0000 ; ELSIF clk=1 and clkevent THEN temp=temp+1; END IF; END PROCESS; clk2=temp(0); clk4=temp(1); clk8=temp(2); clk16=temp(3); END rt; 仿真图 要求：每8个周期的时钟信号产生6个周期的时钟信号 6/8分频器的设计 例： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fr6_8 is port(clk,reset:in std_logic; outclk:out std_logic); end fr6_8; architecture be of fr6_8 is signal q:std_logic_vector(2 downto 0); signal y:std_logic; begin process(clk,reset) begin if reset=1then q=000; elsif clkevent and clk=0 then if q=111 then q=000; else q=q+1; end if; end if; end process; process(q) begin if q(2)=0 and q(1)=0 then y=0; else y=1; end if; outclk=y and clk; end pro