中值滤波电路的设计.pdfVIP

维普资讯 髻 歧7 1996年第 5期 S～] 中值滤波电路的设计 馨荣瞳晓冬扯． 陈川川张张德德龙龙 、rf^^，／门1{．?L【 (安敷大学 电子工程与信息科学系 ．合肥 230039) L 摘 要 ．、．x2、．x3、函、-r 为无序的随机信号值时．经排 本 文采用我国首创 的DYL集成线性 序网络后，其输出将是 -rI， 屯， ， 函， 。 与或 门设计成的中值滤波电路 ．该 电路具 -r，规律排列成一个有序序列。例如．当输入 有结构简单、延时小等优点．可用于实时信 ～如 随机信号的瞬时取值为 (5，2．4，3．1) 号处理 。 关键词 ：DYL，集成线性 “与或 门，中 时．其输出一l一 1．-r2— 2．-r3— 3，一I一4， 值滤波 一s=5。这样排序网络输出端的中间值 一，即 为中值滤波 电路的输出值 。 1 引 言 根 据奇数个元 素并行排 序原理 [”．可用 中值滤波因具有 良好的滤除随机脉冲噪声 1 寺 (— 1)来确定排序网络中最少比较模块 与保护信号细节的性能，在信号处理过程中得 ‘ 到广泛 的应用。 数 。现设 = 5，则对于 5元素排序网络．只需 中值滤波的实质是对宽度P一2工+l的窗 要 l0个 比较模块．由于在并行排序的物理实现 口内的信号值进行排序 ，并可求出中值．如图 1 中，允许同时进行非重叠的比较交换信号值 ，这 所示。其输出 如 (1)式所示。 样对于一个5元素的排序只需要 5个层次的比 一 d(五一L，而一E+】．…五…西+‘) (1) 较．即延时为 5，如图 2中标记的数值所示，即 当信号数据量很大 时，中值滤波运算是非 可完成一次排序功能。 常耗时的．为此设计和研究中值滤波 电路就显 得非常必要．本文着重讨论了如何运用 DYL 集成 电路构成的中值滤波 电路 ，实现了5位输 入的中值滤波．经测试得到令人满意的结果。 图1 中值滤波 图2 5元素井行捧序网皇告 2 中值滤波电路的设计 由于中值滤波 电路的窗 口长度 (P一2L+ 2．1 排序网络中比较模块的电路实现 1)通常取奇数 ．如 3、5、7等 。现设 尸=5．根据序 在 DYL集成线性。与或 门中，最基本的 列齐性比较的定义[2)，对于 5个元素形成的并 单元电路是min门和max门旧．图3是mln门 行排序网络．可用图2所示的网络表示。图中用 的逻辑符号．其输出可用(2)式表示。因此．mln 连接两条平行传输线的垂直线段表示一个 比较 门实质上是求多路输入 中的最小值运算。图4 模块。设每个 比较模块的两路输出中．上面一路 是 nmx门的逻辑符号．其输出可用 (3)式表示。 是输入 、却两者中的最小者．则下面一路输 因此 ，m：ax门实质上是求多路输入 中的最大值 出是输入 嚣、而两者中的最大者．这样当输入 运算。