Verilog第四讲 逻辑验证与Testbench编写(P).pdfVIP

河海大学常州校区 Verilog中级篇 1/ 43 河海大学常州校区 Verilog中级篇 2/ 43 河海大学常州校区 Verilog中级篇 1/ 43 河海大学常州校区 Verilog中级篇 2/ 43 第四讲逻辑验证与Testbench编写 1 概述 2 建立Testbench 3 实例：CPU接口仿真 河海大学常州校区 Verilog中级篇 3/ 43 河海大学常州校区 Verilog中级篇 4/ 43 河海大学常州校区 Verilog中级篇 3/ 43 河海大学常州校区 Verilog中级篇 4/ 43 河海大学常州校区 Verilog中级篇 5/ 43 河海大学常州校区 Verilog中级篇 6/ 43 河海大学常州校区 Verilog中级篇 5/ 43 河海大学常州校区 Verilog中级篇 6/ 43 编写仿真激励 编写仿真激励 仿真激励与被测对象的连接 仿真激励与被测对象的连接 使用initial语句和always语句 使用initial语句和always语句 时钟、复位的写法 时钟、复位的写法 产生值序列 产生值序列 利用系统函数和系统任务 利用系统函数和系统任务 从文本文件中读出和写入数据 从文本文件中读出和写入数据 并行激励 并行激励 利用for语句实现遍历测试 利用for语句实现遍历测试 封装功能模块 封装功能模块 1 河海大学常州校区 Verilog中级篇 7/ 43 河海大学常州校区 Verilog中级篇 8/ 43 河海大学常州校区 Verilog中级篇 7/ 43 河海大学常州校区 Verilog中级篇 8/ 43 使用initial语句和always语句 时钟、复位的写法 使用initial语句和always语句 时钟、复位的写法 • 被动地检测响应时使用always语句，主动地产生 普通时钟信号 • 被动地检测响应时使用always语句，主动地产生 普通时钟信号 激励时则使用initial语句 激励时则使用initial语句 • 区别：initial语句只执行一次，always语句不断 //产生一个周期为10的时钟 • 区别：initial语句只执行一次，always语句不断 //产生一个周期为10的时钟 地重复执行 parameter FAST_PERIOD = 10; 地重复执行 reg Clock; initial begin Clock = 0;