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苏州科技大学天平学院电子与信息工程学院 数字系统设计技术 实验名称 组合逻辑电路设计 学生姓名 周妍智 学 号 1430119231 专业班级 通信1422 指导教师 刘传洋 年 月 日— 年 月 日 一、 实验目的 1． 继续学习VHDL 基本语法； 2． 巩固Quartus II 环境下的VHDL 编程设计的基础。 二、 实验内容 1． 实现以下组合逻辑功能：编码／译码器，比较器，全加器。 三、 实验要求 1． 在PC 机上完成相应的时序仿真，对结果进行分析； 2． 完成下载，在实验板上对程序进行验证。 四、 实验步骤 1． 编码器的实现 编码器通常分为两大类：普通编码器和优先编码器。其中普通编码器就是对某一个给定时刻只能对一个输入信号进行编码的编码器，它的输入端口不允许同一时刻出现两个以上的有效输入信号；优先编码器就是对某一个给定时刻只对优先级最高的输入信号进行编码的编码器，它的输入端口允许多个输入信号同时有效。 现以编码器为例，介绍优先编码器的VHDL语言程序设计。通常，四至二线编码器的逻辑电路符号如图2.1所示，真值表如表2.1 所示。不难看出该编码器的工作原理为：编码器将对四个输入信号进行编码操作，然后以两位二进制码的形式输出，这里输入信号为低电平有效。 表2.1四线—二线优先编码器真值表 图2.1四至二线编码器的逻辑电路符号 表2.1四至二线编码器的真值表 具体操作过程如下： （1） 利用项目向导，建立一个新项目，建议工程名为exp_2，顶层文件名指定为priencoder4_2。 （2） 新建一个VHDL 文件，并输入源程序。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity priencode4_2 is port(D:in std_logic_vector(3 downto 0); Q:out std_logic_vector(1 downto 0)); end priencode4_2; architecture rtl of priencode4_2 is begin process(D) begin if(D(3)=0)then Q=11; elsif(D(2)=0)then Q=10; elsif(D(1)=0)then Q=01; elsif(D(0)=0)then Q=00; else Q=XX; end if; end process; end rtl; 2． 比较器的实现 数字比较器的设计，通常依据两组二进制数码的数值大小来进行比较，即ab、a=b 或ab，这三种情况有一种值为真。比较器的电路符号如图2.2。 图2.2比较器的电路符号 各引脚说明： A、B：皆为二位信号。 YG ：当AB 时，其值为1，否则为0； YE ：当A=B 时，其值为1，否则为0； YL ：当AB 时，其值为1，否则为0。 其操作过程同译码器的实现，这里不再赘述。注意顶层文件名一定要设为comp_2。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity comp_2 is port(A,B:in std_logic_vector(1 downto 0); YG,YE,YL:out std_logic); end comp_2; architecture rtl of comp_2 is begin P1: process(A,B) begin if(ab)then YG=1; else YG=0; end if; end process P1; P2: process(A,B) begin if(a=b)then YE=1; else YE=0; end if; end process P2; P3: process(A,B) begin if(ab)then YL=1; else YL=0; end if; end process P3; end rtl; 3． 全加器的实现 全加器其实就是考虑到进位的加法器。一位全加器的电路符号如图2.3所示，真值表如表2.2 所示。 图2.3全加器的电路符号 表2.2全加器的真值表 具体操作步骤不再一一给出。这里仅给出一位全加器的源程序。 library ieee; us