基于CPLD的全数字PWM的设计.PDFVIP

维普资讯 2OO4年第26卷 电气传动 自动化 Voi．26，No．3 第3期 第7页 ELF,CTRlC DRⅣEAUToMAT10N 2OO4，26(3)：7—9 基于CPLD的全数字PWM的设计 李朝晖，沈 刚 (西安理工大学 自动化与信息工程学院，陕西 西安 710048) 摘要：介绍了一种基于CPLD的全数字 PWM的实现电路，并详细分析了电路的工作原理，给出了仿真波形和 实验数据，通过其在直流调速系统中的应用验证了该电路的正确性和实用性。 关键词：时钟信号；数字PWM：占空比 中图分类号：TM92 文献标识码 ：B DesignofdigitalpulsewidthmodulatorbasedonCPLD LIZhao-hui，SHEN Gang (XianUni~,rsityofTechnology，Xian710048，Ch／na) Abstract：A circuitschemeofdigitalpulsewidthmodulatorisintroduced．Theworkingprinciplesofthecircuitarearia- lyzedindetail．Thesimulationandexperimentresultsarepresented．Thepracticalapplication showsthatthecircuitis correctandpractica1． KeyWOldS：clocksignal；aigitalpulsewidthmodulator；dutyratio 1 引言 制精度高等优点，而且利用 CPLD的在系统编程 (ISP)功能，使系统的安装调试与升级换代均十分 随着电力电子器件开关性能的不断提高，脉宽 方便。 调制 (PWM)技术得到了飞速的发展。传统的模拟 和数字电路 PWM已被大规模集成电路所取代 ，这 2 工作原理 图1PWM电路结构框图 外 cnt与地 (n个零)进行比较，若相 维普资讯 电气传动 自动化 2004年 第3期 等输出 1‘’，不相等则输出 0‘’，以控制置位信号 占空比数据信号低 5位 ，D[7：5]为占空比数据 Set。因此 ，在开关周期的起始时刻 ，RS触发器置 信号高 3位 ，用二进制格式表示 ；clk为全局时钟 位，PWM输出为高电平，直到计数器输出cnt与高 信号，其频率是f。；PWM为电路输出信号，其频 位部分 n相等，且 由根据 n代表的十进制数所选 率是 厂一；仿真条件为时钟频率是 1OMHz，数据位 择的脉冲信号出现高电平时，RS触发器复位，PWM 宽 n=8。 输出变低 ，从而完成脉宽调制功能。 仿真时，使PWM连续输出波形 占空比为0．125，