MSP430x4xx系列微控制器的独特时钟设计.docVIP

　　MSP430x4xx系列微控制器的独特时钟设计|第1 500)this.style.ouseg(this) 2．1 LFXT1振荡器 　　LFXT1产生的信号称为ACLK。通过配置与之相关的寄存器和外接不同的晶体或者谐振器，LFXT1可以工作在两种操作模式：低频或高频模式。低频通常采用32768Hz的手表晶振，高频的频率范围则为455kHz～8MHz。在绝大多数情况下，LFXT1运行于低频模式，其主要原因如下： 　　（1）工作频率低，功耗小。在进入低功耗模式3时，只有手表晶振处于激活状态。此时典型的电流消耗仅为1．5μA； 　　（2）稳定度高； 　　（3）价格低廉； 　　（4）体积小； 　　（5）电路简单，外接手表晶振时，不需要外接电容。 　　因手表晶振的功耗很小，所以它可以连续工作，这样就避免了启动和稳定所需要的时延。并且32768Hz的时钟一直有效也意味着当其它系统处于关闭状态时，系统的一些片上外围设备可以继续处于激活状态。例如，LCD或者用作实时时钟的某一个定时器等都可以处于激活状态。 　　在有特别需要的情况下，LFXT1也可以通过外接高速晶体或者谐振器工作于高频模式。不过此时需要外接电容。 2．2 LFXT2振荡器 　　LFXT2为高频振荡器，其工作频率也为455kHz～8MHz。LFXT2结构比较简单，若是系统需要稳定度很高的高频时钟可以采用它，不需要时可以通过软件将其关闭。不过高频振荡器的两个引脚必须要接外部电容。 2．3 DCO振荡器和锁频环（FLL） 　　MSP430x4xx系列FLL＋模块的DCO（Digitally－Controlled Oscillator）振荡器是一个集成的RC振荡器。产生的时钟信号称为DCOCLK，经过FLL调节和校准后可用作系统时钟（MCLK）和外围设备的时钟（SMCLK）。这个模块是整个时钟系统的核心。其基本结构如图2所示。 2．4时钟缓冲输出 　　由于MSP430提供有时钟缓冲输出（见图1）。因此可以通过软件编程来控制其分频比FLL DIV，以对ACLK进行1、2、4、8等分频。分频后的输出可以用来为外围电路提供时钟。 500)this.style.ouseg(this) 3 FLL＋的工作原理 　　对于RC振荡器，由于其频率会随温度和电压的变化而变化，因此在对时钟精度要求较高的情况下，DCOCLK通常要通过FLL进行校频后，才能用于系统时钟。 3．1倍频方案 　　在需要较高数据处理速度时，ACLK就不能单独胜任，在这种情况下，就要用到倍频技术。为了支持更大范围的频率变化，FLL＋的倍频方案增加了DCO＋控制位。当DCO＋取0、1时，fDCOCLK输出时钟频率不同，具体如下： 500)this.style.ouseg(this) 　　式中可编程因子N的范围为1～127，D为1、2、4、8。所以当DCO＋＝1，N＝127，D＝8时，DCO的输出频率为最大。其值为： 500)this.style.ouseg(this) 　　式中，fACLK取32768Hz。可见，通过改变N、D和DCO＋，可以很容易地调节用作MCLK／SMCLK的DCO频率。但要注意，最后得到的MCLK不能超过器件的工作频率。 3．2频率抽头 　　DCO的输出时钟为DCOCLK，这个时钟被（D×（N＋1））分频后应与ACLK进行比较。若DCOCLK用于系统时钟MCLK，则同步器将对ACLK和MCLK／（D×（N＋1））进行比较，然后用比较所得的差值来对一个10位的频综器进行“up”或者“doouseg(this) 3．3频率调整 　　DCO频率调整器的作用是通过混合相邻的DCO周期来减小长期的累计周期变化。换句话说，就是通过控制fn＋1在一个调整周期内所占的比率来减小输出频率与所需频率之间的误差。具体的频率调整器跳变模式如图3所示。图中，调整器以32个DCO时钟周期为一个周期。NDOD可用于定义需要混合的fn＋1的比例常数。 　　下面的公式定义了DCO长期输出频率与相邻跳变频率之间的关系： 500)this.style.ouseg(this) 　　由此可见，频率调整器通过为每个DCO周期独立地选择fn或者fn＋1，来调整DCO的输出频率，进而实现分数抽头的目的。 　　必须明确的是，MCLK的精度只是建立在平均的基础上。对于短期精度，由于每个周期来自相邻的DCO频率抽头，因此是不精确的；而对于长期精度，由于经过了累加平均，因而相对误差被减小了。实际上，由于调整器的周期为32，每次调整量为每一频率段的10％，因此相对误差可降到低于0．33％。 　　也可以通过软件编程NDOD来确定DCO的输出频率，以便用FLL锁频时达到快速锁定的目的；而在不用FLL时，可不用外部晶振来产生所需频率。假如所需频率f为100Hz，并假定D