DSP原理与其应用(五).pptVIP

DSP 原理及其应用（四）;四 DSP系统设计;4.1 总体方案设计;? 由信号频率、带宽决定系统的采样频率。;DSP总体设计框图;DSP;? 算法分析及优化 ;第一步：算法分析与优化 根据需求，完成算法的仿真验证;第四步：模拟数字混合电路设计 实现DSP与模拟混合产品的无缝连接，以及保证数据的吞吐量，实现模拟与数字部分隔离。;第七步：系统测试与验证 ? 硬件部件的原理验证：电路的调试 ? 通过DSP的原理验证：在线仿真电路调试 ? 软件的仿真与算法验证：算法的实际硬件实现 ? 系统硬件功能验证与指标测试：验证系统技术指标 ? 系统软件完善：确保系统的智能化与可程控性 ? 其他测试与验证：软硬件可靠性，自检，环境实验;4.2 硬件设计步骤;确定硬件方案;确定硬件方案;确定硬件方案;原理设计;5v;确定硬件方案;确定硬件方案;4.3 软件设计步骤;4.4 系统集成;4.5 常用外围器件;4.5.1 实时数据采集;逐次逼近式A/D转换器原理图;CP;Σ-Δ调制方式;Σ-Δ调制方式是根据前一采样值与后一采样值之差进行量化编码，从某种意义上说它是根据信号的包络形状进行量化编码的。它采用了过采样技术，以很低的分辨率（1位）和很高的采样速率将模拟信号数字化，通过使用过采样技术、噪声整形技术和数字滤波技术增加有效分辨率，然后对ADC的有效采样速率，去除多余信息，减轻数据处理负担。;积分方式;第一阶段：AS1闭合，积分器工作，时间常数T1。;积分型模数转换技术;2.高精度ADC转换器应用;3.高速ADC转换器结构;VREF;串－并比较型;16倍放大器;4.高速ADC转换器的应用;信号联线;高速ADC器件的选择;高速ADC对时钟、电源的要求;高速ADC设计;高速ADC系统实现;庄眯滁鲤醒瞒葬依秀佣翻舍催辖佛湍五且影运灯漆磋之剩烃略简捻咳珐墅DSP原理与其应用(五)DSP原理与其应用(五);?模拟电路的抗干扰;?性能测试：动态有效位;高稳定度信号源; 采用FFT方法进行测试，具体方案是： (a) 采用单频正弦信号输入到ADC； (b) 对ADC输出结果进行快速傅里叶变换FFT，计算SINAD（Signal-to-Noise and Distortion Ratio，信号噪声加失真比） 。 (c) 有效位数ENOB=(SINAD－1.76)/6.02。;SINAD：58.09dB； ENOB等于9.36bit； 8192点FFT的增益为36.12dB： 噪声基底100dB；SFDR：78dB。;AD9042实际应用示意图;4.5.2 实时数据存储; 双端口RAM;乒乓存储系统框图;第一帧，AD采集数据D1存储在A中 第二帧，AD采集数据D2存储在B中，DSP从A中读取数据D1进行运算 第三帧，AD采集数据D3存储在A中，DSP从B中读取数据D2进行运算 第四帧，AD采集数据D4存储在B中，DSP从A中读取数据D3进行运算 ………… 如此往复循环工作，在周期T内有效的节省了AD存储时间用以DSP的计算，增强系统的实时性，虽然输出有固定延时T，但在系统中可以修复。;工作特点： 人为的将双端口存储器分成两部分，使得存储器的读写操作分时工作，即同一时刻内存储器的两部分处于不同的读写状态。 对A写数据时，则DSP从B中读取数据； 对B写数据时，则DSP从A中读取数据； 有效的增加了DSP运算处理时间，提高了系统的实时性。 重点在于双端口存储器的地址切换。一般用CPLD或FPGA来设计实现。 注意：避免在任何时刻对同一存储单元的同时进行读写操作。; 先进先出存储器FIFO;FIFO引脚图;FIFO内部结构框图;FIFO应用 FIFO沿敏感，使用时要特别注意匹配，并经常进行复位，避免错误积累。 当进行FIFO宽度扩展时，其应用电路如图所示。;FIFO构成的输入输出??储器;4.5.3 高速实时周边器件;中小规模器件生命力发展图;各系列器件性能定位;4.5.4 高速实时电路集成;1. CPLD/FPGA 特点：;2. ASIC技术; ASIC的优点： ? 适应用户特定的功能要求，效率最高； ? 体积小，保密性好。;4.5.5 高速实时信号产生;?数据存储型;?相位累加型——直接数字频率合成DDS;4.5.6 高速实时DSP并行体系结构;4.5.7 高速实时总线技术;4.6 高速PCB设计;vih;4.6.1 高速电路定义;传输线中多次反射示例;以Tr表示信号上升时间，Tpd表示信号线传播延时。若 Tr ≥ 4 Tpd， 信号将落在安全区域；若 2Tpd Tr 4 Tpd，信号落在不确定区域；若