32位高性能浮点乘法器芯片设计研究 Chip Design of High-performance 32-bit Floating-point Multiplier.pdfVIP

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2017-08-12 发布于上海
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32位高性能浮点乘法器芯片设计研究 Chip Design of High-performance 32-bit Floating-point Multiplier.pdf

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32位高性能浮点乘法器芯片设计研究 Chip Design of High-performance 32-bit Floating-point Multiplier

第34卷第1期电子工程师 V01．34No．1 2008年1月 ELECTRONICENGINEER Jan．2008 32位高性能浮点乘法器芯片设计研究黄宁，朱恩 (东南大学射频与光电集成电路研究所，江苏省南京市210096) 摘要：介绍了FFT(快速傅里叶变换)系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比：经典的阵列式结构和改进Booth编码的树状4：2列压缩结构，后者提高了乘法器的性能。整个设计采用VerilogHDL语言进行RTL(寄存器传输级)描述，并在 compiler以及r11sMcO．18斗mCMOS工艺库完成了综合后仿真。．最后，将综合后得出的网表送入后端 MHz。设计工具Ap01lo进行了自动布局布线。本次设计采用流水线技术，系统时钟频率可达250 关键词：浮点乘法器；阵列式结构；改进的Booth编码；树状结构；流水线中图分类号：7鹏32．2 7 y=(一1)5M×2卜12 O引言 FFTr(快速傅里叶变换)广泛应用于现代数字信号l时数据为负；变量E是一个介于。到255之间的数，处理的各个领域，如雷达信号处理、卫星通信和多媒体由8位指数部分表示，将其减去127后可以使指数项信号处理等。乘法器是FFT系统中核心单元蝶形运的变化范围为2一”～2“28；换句话说，8位指数部分存算…的重要组成部分，它的性能在很大程度上决定了储的是偏移后的指数，偏移量为127；M为尾数部分， F丌系统的性能。它和隐含的首位“1”一起组成了浮点数据的尾数部本文针对高速高吞吐率FFr系统设计应用，采用分。 IEEE 754标准单精度浮点格式睢1数据，进行了浮点乘在IEEE 法器的芯片设计。在其核心模块24位定点乘法器设据表示“0”时，第l位符号位可以为“1”或“O”，但其余计时采用了两种不同的结构进行比较选择，以期达到 3l位必须全部为0。最佳性能。设计用璐MC cM0s工艺库实 O．18阻m 2浮点乘法器系统结构 MHz。现，系统时钟频率可达250 浮点乘法器系统的结构见图2。 l mEE 754单精度浮点格式介绍二l定点乘法器卜 IEEE为二进制浮点数的运算开发了一套标准，基 —叫符号位寄存卜÷ 预处理单元规格化电路本格式宽度为单精度32位，双精度的位。本次设计一指数部分寄存卜+ 中选用32位的单精度浮点格式嵋3。如图l所示。 —叫判。信号寄存卜+ mantis则卧)““o叫“…” 图2浮点乘法器的结构框图 exponent(8 F‰I卿：黑孙)Il(1bit)I bit)I 图1砸EE7S4单精度浮点格式表示法其中预处