微机原理第二章系统结构.ppt

第 2 章 本 章 要 点 8086CPU结构 8086系统的结构和配置 8086CPU内部时序 2.1 8086CPU结构 指令执行过程 A=10 A=A+2 1000:100 MOV AL,[2000H] ; A0 00 20 1000:103 ADD AL,02H ; 04 02 1000:105 HLT ; F4 2.1.2 8086CPU的寄存器结构 标志寄存器 状态标志——用来记录程序运行结果的状态信息，许多指令的执行都将相应地设置它。 CF ZF SF PF OF AF 控制标志——可由程序根据需要用指令设置，用于控制处理器执行指令的方式。 DF IF TF 2.1.3 8086的引脚信号 数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚 1. 数据和地址信号－1 AD15～AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低16位地址A15～A0 其他时间用于传送16位数据D15～D0 A19/S6～A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期输出高4位地址A19～A16 在访问外设的第一个时钟周期全部输出低电平无效 其他时间输出状态信号S6～S3 2. 读写控制信号 ALE（Address Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE引脚高有效时，表示复用引脚：AD15～AD0和A19/S6～A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来 2. 读写控制信号（续1） M / IO （ Memory / Input and Output） 存储器或I/O访问，输出、三态 该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址 该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址 2. 读写控制信号（续2） WR（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O端口 RD（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据 2. 读写控制信号（续3） READY 存储器或I/O口就绪，输入、高电平有效 在总线操作周期中，8086 CPU会在第3个时钟周期的前沿测试该引脚 如果测到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。 2. 读写控制信号（续4） DEN（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可利用它来控制对数据总线的驱动 DT/R（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收） 3. 中断请求和响应信号 INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽中断 该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽 3. 中断请求和响应信号（续1） INTA（Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期 中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线 3. 中断请求和响应信号（续2） NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效。 有效时,表示外界向CPU申请不可屏蔽中断。 该请求的优先级别高于INTR，并且不能在CPU内被屏蔽。 当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务。 4. 总线请求和响应信号 HOLD 总线保持(即总线请求),输入、高电平有效 有效时，表示总线请求设备向CPU申请占有总线 该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权 4. 总线请求和响应信号（续1） HLDA（HOLD Acknowledge） 总线保持响应（