妇．2vhdl在专用集成电路仿真中的应用-read.pdf

第二章 基于VHDL的TOP-DOWN设计方法 的优点。它正在电路设计领域，尤其是大规模集成电路设计领域，成为一种主流的 设计方法。当然，它也仍然存在许多问题。如VHDL语言在描述模拟电路方面目前还 无能为力。不过国际上己经开始在做这方面的努力，相信它也将在模拟电路设计方 面发挥更大的作用。 妇.2VHDL在专用集成电路仿真中的应用 随着集成电路制造技术的发展，种类繁多、功能强大的专用集成电路越来越多 地出现在各类电子产品中。工程师们在进行电路系统设计时也难免会用到专用芯片。 对于一个大规模的系统设计，要想缩短设计周期，提高设计成功率，在系统设计早 期的系统级模拟仿真是至关重要的。它可以使设计师较早地发现问题，从而能在系 统设计早期进行设计修改，提高设计效率。然而对含有专用芯片的系统进行仿真却 是个难题。因为对规模较大的专用集成电路来讲，如果采用门级电路来仿真，速度 很慢，难以应用于实际中。所以对专用芯片建立高速有效的仿真模型是问题的关键. 对于数字系统的ASICVHDL作为一种硬件电路描述语言所具备的行为级的描 述能力为其仿真模型的建立提供了一条途径。我们可以不需知道芯片的内部电路而 建立芯片的行为级模型，用于系统级仿真。随着多层次混合模拟方法的广泛应用， 整个系统中的各个模块可以以不同层次，不同的方式描述并进行统一的模拟。相对 于电路级模型和其他层次的模型，行为级模型可 以在保证外部逻辑正确性的前提下 获得最高的模拟效率。 VHDL作为IEEE的标准被EDA软件广泛支持，它能够在行为级，数据流级和 结构级多层次地描述电路模块的功能。用 VHDL建立的行为级模型与电路级模型相 比具有以曰七个优点: (1) 由于行为级描述的抽象性和数据运算的并行性，使得模拟速度比电路 级模型快，节省了仿真时间。 (2)较大的灵活性。模块化设计的VHDL模型便于修改。 (3) 由于VHDL作为IEEE的标准，使得这种仿真模型受到大多数EDA软 件的支持，从而具有较好的可移植性。 1 建模方法的研究 建立这种仿真模型的工作过程大致如下 第一步:根据系统的工作原理来制定模型内部的数据流图(即系统级框图); 第二步:根据第一步制定的系统级框图，对各个功能块进行行为级描述; 第三步:建立模型的功能测试程序，以验证模型的外部端口特性; 建模过程中的第一步，建立模型的系统级框图，为模型的模块化设计，以及后 续工作的进行打下良好的基础。一个具有优化的数据流图的模型也将具有更高的模 第二章 基于VHDL的TOP-DOWN设计方法 拟效率。因此我们在功能划分模块时应当充分考虑，以求获得最佳的数据流图，从 而提高模型的模拟效率。 建模过程中的第二步，则是决定模型的高效性和功能正确性的关键。一般地来 讲，对模型的抽象描述层次越高，模拟的效率也越高，故采用行为级的VHDL模型 将有利于提高模拟速度。另外，根据VHDL语言本身所具有的一些特点，如尽量用 Variable类型代替Signal类型，减少使用Resolved类型等也可以提高模型的模拟速 度。 为保证模拟的正确性，模型还必需能够反映芯片的动态特性。也就是说模型必 需与实际电路具有相同的时间参数。这一点对于时序电路尤其重要。为了实现这一 点，我们可以利用VHDL中的各种时延语句以及某些属性来将专用芯片器件手册中 提供的动态特性反映到模型的描述中。 我们知道在ASIC芯片中存在着门延迟和线延迟。我们可以利用VHDL中的延 迟机制来达到准确反映芯片延迟的目的。VHDL中存在两种延迟:惯性延迟和传输 延迟。惯性延迟是指系统或器件的输出信号的变化相对于输入信号的变化有一段时 间的延迟 。 惯性延迟的一个重要特点，即当一个系统或器件的输入信号变化周期小于其惯性延 迟时，其输出保持不变。利用惯性延迟我们可以准确地反映系统中的门延迟信息。 例如:描述一个具有5ns门延迟的二输入与门，可以有如下描述: out=inlandin2AFTER5ns; (注意当输入 inl,in2的变化周期小于5ns时，输出是不变的)。传输延迟则多用来 反映总线延迟、连接线的延迟及ASIC芯片中的路径延迟。传输延迟语句如下: