时序逻辑电路课题时序逻辑电路理论课时6试验课时4.doc

第7章 时序逻辑电路 课题 时序逻辑电路 理论课时 6 实验课时 教学目的 1． 2． 3． 4．掌握N进制计数器设计方法。 重点与 难点 重点： 难点：N进制计数器设计。 教学方法 讲授法、演示法：多媒体课件讲授、配合板书。 教学内容 2．寄存器； 3．计数器； 4．顺序脉冲发生器。 课后作业 习题 一、二、三、四 7.1 概述 1． 时序逻辑电路的电路结构 图7-1 时序逻辑电路结构图 图中，x1……xi为一组输入变量；y1……yj为一组输出变量；p1……ps为一组存储电路输入变量；q1……qk为一组存储电路输出并反馈至组合逻辑电路输入的变量。由图可见（x1……xi）q1……qk）y1……yj）p1……ps）（p1ps）（q1qK） 2． 时序逻辑电路描述方法 (1) 逻辑表达式 (2) 状态转换表（状态表） 它是时序电路输入状态与对应输出状态和存储电路（触发器 ）现态、次态关系表。 (3) 它以图形方式表示时序电路状态转换的规律。 (4) 它表示时序电路输入信号、输出信号和电路状态在时间上的对应关系。 3 按电路输出信号的特性分为：穆尔型（MOORE）mealy）Y(tn)=F1[x(tn),Q（tn）]X(tn)无关，构成Y(tn)=F[Q(n)]关系。称为穆尔型。。 按逻辑功能分：典型的有计数器、寄存器、移位寄存器、顺序脉冲发生器等,还有实现各种不同操作的时序电路。 7.1.2 时序逻辑电路的一般分析方法 1. 写方程组: 根据给定的逻辑电路图分别写出 (1) 时钟方程组: 由存储电路中各触发器时钟信号cp的逻辑表达式构成。 (2) 输出方程组:由时序电路中各输出信号的逻辑表达式构成。 (3) 驱动方程组:由存储电路中各触发器输入信号的逻辑表达式构成。 2. 求状态方程组 将驱动方程代入各相应触发器的特性方程,得到各触发器的状态方程即各触发器次态的输出逻辑表达式。 3. 列状态转换表,画状态转换图。 依次假定电路现态Qn,代入状态方程组和输出方程组,求出相应的次态Qn+1和输出。并列表、画图。更为直观地反应电路工作特性。 4. 说明电路功能 说明电路为何种功能电路,能否自启动。 【例7-1】 分析图7-2所示电路的逻辑功能。 图7-2 例7-1逻辑电路图 解: (1) 写方程组: 由图可得 时钟方程:cp1=cp2=cp3=cp4 输出方程: Y=1·2·3 驱动方程组： J1=3 K1=1 J2=Q1 K2=Q1 J3= K3=1 (2) 求状态方程组：将J、K代入 JK触发器特性方程得到。 =· = = · = · (3) 状态转换表： Q3Q2Q1=000开始 ，求出次态和输出。该次态又作为下一个脉冲到来后的现态，依次计算。结果列于表7-1中 表7-1 (4) 画状态转换图： 图7-3中，X/Y表示输入/输出。该电路无输入信号，只在脉冲有效电平（cp=0）,发生状态的变化。另外，利用的有效状态只有５个，101，110，111为无效状态。它们在cp脉冲作用下，能自动进入有效状态循环中来，称之为能自启动。否则就是不能自启动。时序图如图7-4。 图7-3 例7-1电路状态转换图 图7-4 例7-1电路时序图 (7) 电路功能 由以上分析可知：该电路为能自启动的同步五进制加法计数器。对时钟脉冲计数。 7.2 寄存器 7.2.1 数码寄存器 数码寄存器又称基本寄存器是最简单的寄存器。它只有清除原有数码和接收存放数码的功能。图7-5所示是四位寄存器T4175的内部逻辑图。由4个上升沿触发的D触发器构成,用于存放四位二进制数。Ｄ0～Ｄ３是并行数据输入端,Q0～Q3是并行数据输出端, 为异步清零端,cp是时钟控制端。 其功能为: 并入/并出 当=1,在cp上升沿到来时。数码D0～D3并行置入, 将四位二进制数D0～D3存入寄存器,且并行输出Q0=D0,Q1=D1,Q2=D2,Q3=D3。输出反码。 为并入/并出工作方式。 ～输出反码。 图7-5 四位寄存器T4175逻辑图 异步清零 当=0时无论寄存器原状态是“0”还是“1”,输出端Q0～Q3均被置“0”。 保持 当=1,cp上升沿以外的时间,寄存器保持原数码不变。 实际应用中,目前使用最多的寄存器是由TTL电路和CMOS电路构成的集成寄存器。可参阅有关手册。 7.2.2 移位寄存器 移位寄存器和数码寄存器不同, 移位寄存器不