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第5章 时序逻辑电路 5.1.1 数码寄存器 （2）集成数码锁存器74LS373 5.1.2　移位寄存器 5.1.3 寄存器的应用实例 5.3.2　同步计数器 ② 构成六进制计数器 图5-33（b）六进制计数器 　先构成8421BCD码的10进制计数器； 　再用脉冲反馈法，令R0A＝Q2、R0B＝Q1。 当计数器出现0110状态时，计数器迅速复位到0000状态，然后又开始从0000状态计数，从而实现0000～0101六进制计数。 　　计数器的级联是将多个集成计数器（如M1进制、M2进制）串接起来，以获得计数容量更大的N（=M1×M2）进制计数器。 　　一般集成计数器都设有级联用的输入端和输出端。 　　异步计数器实现的方法：低位的进位信号→高位的CP端 　　①先用级联法 　②再用脉冲反馈法 　（2）构成大容量计数器 例：利用两片74LS290构成23进制加法计数器。 图5-34 74LS290构成二十三进制计数器 　先将两片接成8421BCD码十进制的CT74LS290级联组成10×10=100进制异步加法计数器。 仿真 0010 0011 再将状态“0010 0011”通过反馈与门输出至异步置0端，从而实现23进制计数器。 10进制计数器的进位信号？ 1001→ 0000时Q3有下降沿。 作业题 5-11 1. 74LS161的逻辑功能 5.4 中规模集成计数器及其应用 2.　应用举例 5.4.2 同步四位二进制计数器74LS161 复习 　　实现异步N进制计数器的级联法 ？ 　　实现异步N进制计数器的脉冲反馈法？ 5.4.2 同步四位二进制计数器74LS161 1. 74LS161的逻辑功能 图3-35 74LS161的外引线图 状态输出 图3-36 74LS161的逻辑符号 并行输入 CP输入 　　表5-14 74LS161的功能表 CP上升沿有效 异步清0功能最优先 同步并行置数 CO= Q3 Q2 Q1 Q0 CTT 图5-22 74LS161的时序图 　（1）同步二进制加法计数 2．应用举例 实现四位二进制加法计数 　　任意进制计数器是指计数器的模N不等于2n的计数器。 5.3 任意进制计数器 　　在异步二进制计数器的基础上，通过脉冲反馈或阻塞反馈来实现。 5.3.1 异步计数器 1．脉冲反馈式 （以10进制计数器为例） 　　① 设计思想：通过反馈线和门电路来控制二进制计数器中各触发器的RD端，以消去多余状态（无效状态）构成任意进制计数器。 　　 ② 实现10进制计数器的工作原理： 4位二进制加法计数器从0000到1001计数。 　　当第十个计数脉冲CP到来后，计数器变为1010状态瞬间，要求计数器返回到0000。 　　显然，1010状态存在的时间极短（通常只有10ns左右），可以认为实际出现的计数状态只有0000~1001，所以该电路实现了十进制计数功能。 　　当计数器变为0000状态后，RD又迅速由0变为1状态，清零信号消失，可以重新开始计数。 　　可令RD= Q1Q3，当1010状态时Q1、Q3同时为1，RD=0，使各触发器置0。 CP顺序 Q3 Q2 Q1 Q0 等效十进制数 0 0 0 0 0 0 1 0 0 0 1 1 2 0 0 1 0 2 3 0 0 1 1 3 4 0 1 0 0 4 5 0 1 0 1 5 6 0 1 1 0 6 7 0 1 1 1 7 8 1 0 0 0 8 9 1 0 0 1 9 10 0 0 0 0 0 ③ 状态转换表 　　表14－9 十进制加法计数器状态转换表 短暂过渡状态1010 ④ 状态转换图 　　图5-22 十进制加法计数器状态转换图 10个稳定状态 短暂过渡状态1010 ⑤　逻辑电路图 　　图5-23　异步十进制加法计数器 取状态1010 异步置0 仿真 ⑥ 时序图 　　图5-24 异步十进制加法计数器时序图 0000 0000 十进制 2．阻塞反馈式 （以10进制计数器为例） 　① 设计思想：通过反馈线和门电路来控制二进制计数器中某些触发器的输入端，以消去多余状态（无效状态）来构成任意进制计数器。 　　② 逻辑电路图 　　图5-25　阻塞反馈式异步十进制加法计数器 CP3= Q1 进位信号C=