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§第二章 CPU结构与存储器配置 TI公司DSP产品介绍 TI公司自从1982年生产出第一代TMS32010、TMS32011、TMS320C10/C14/C15/C16/C17 第二代：TMS32020、TMS320C25/C26//C28 第三代：TMS320C30/C31/C32 第四代：TMS320C40/C44 第五代：TMS320C5x/C54x 第二代芯片的改进型TMS320C2xx，集多个DSP芯片于一体的高性能DSP芯片TMS320C8x 目前最快的第六代TMS320C62x/C67x 归纳为三大系列：TMS320C2000系列，TMS320C5000以及TMS3206000系列。 S320LF2407/2407A是当今世界上集成度最高、性能最强的运动控制DSP芯片 TMS320LF2407A DSP属于TI公司TMS320C2000系列定点DSP中的C24xx产品系列 2.1 TMS320LF2407A DSP结构 TMS320LF2407A的主要特点： 供电电压为3.3v，减小了控制器的功耗 采用TMS320C2xx DSP CPU内核，保证了与TMS320C24x系列DSP的代码兼容性 片内有32K字的Flash程序存储器 2.5K字的数据/程序RAM 544字节的双存取RAM(DARAM)和2k字节的单存取RAM(SARAM) 事件管理器模块EVA和EVB 两个16位通用定时器 三个捕获单元 八个16位的脉宽调制(PWM)通道 (1)三相反相器控制器；PWM的对称和非对称波 (2)当外部引脚出现低电平时快速关闭PWM通道 (3)可编程的PWM死区控制以防止上下桥臀同时输出触发脉冲 片内光电编码器接口电路 16通道A/D转换 可扩展的外部存储器(LF2407)总共192K字 64K字程序存储器 64K字数据存储器 64K字I/O寻址空间 看门狗定时器模块(WDT) 10位A/D转换器最小转换时间为500 ns，可选择由两个事件管理器来触发的两个8通道输入A/D转换器或一个l 6通道输入的A/D转换器 串行通信接口(SCI)和16位的串行外设接口模块(SPI） 41个可单独编程或复用的通用输入/输出引脚(GPIO) 5个外部中断 基于锁相环的时钟发生器 CAN总线控制模块具有JTAG边界扫描接口 电源管理模块。可实现3种低功耗模式，并且能独立将外设器件转入低功耗模式。 2407A DSP的控制器功能结构图(P21) 略 2.2 TMS320LF2407A总线结构框图 （1）哈佛总线框图 6条16位总线：3条地址总线，3条数据总线 （2）多存储器存取与双存取RAM 总线结构： PAB：程序地址总线，用于寻址程序存储器存放的指令代码 DRAB：数据读地址总线，用于寻址数据存储器读操作的地址 DWAB：数据写地址总线，用于寻址数据存储器写操作的地址 PRDB：程序读数据总线，用于从程序存储器读取立即数和常数表 DRDB：数据读数据总线，用于从数据存储器读取数据 DWEB：数据写数据总线，用于将数据写入数据存储器和程序存储器 2.3 CPU内部结构 2407A DSP可分成三部分： DSP内核 存储器 外围设备 DSP内核是DSP的核心，担负数据运算，信号处理的任务。包括累加器，中央算术逻辑单元CALU，状态寄存器ST0 ST1，辅助寄存器，乘法器，移位器，临时寄存器T和乘积寄存器P 存储器包括32K字的Flash程序存储器，2K字的单口RAM（SARAM）和544字的双口RAM（DARAM） 外围设备指的是DSP芯片中集成的除内核以外的功能模块，习惯上称为外设。包括时间管理器，ADC转换器，SPI和SCI串行接口，CAN接口等 DSP内核—CPU CPU的任务是从程序读总线(PRDB)或数据读总线(DRDB)获取数据 经过加、乘、移位等运算 再经数据写总线(DWEB)将结果送出 DSP内核—CPU内部功能模块包括： 32位中央算术逻辑单元（CALU） 32位累加器， 输入定标移位器、 输出定标移位器、 16*16位硬件乘法器、 乘积定标移位器， 辅助寄存器算术单元 8个辅助寄存器等。 CPU模块的功能结构如图2.3所示 中央算术逻辑单元 中央算术逻辑单元（CALU)实现大部分算术和逻辑运算功能，大多数功能只需一个时钟周期。这些运算功能包括：16位加、16位减、布尔运算、位测试以及移位和循环功能。 由于CALU可以执行布尔运算，因此使得控制器具有位操作功能。CALU的移位和循环在累加器中完成。CALU是一个独立的算术单元，它和后面介绍的辅助寄存器算术单元（ARAU）在程序执行时，是完全不同的两个模块。 一旦操作在CALU中被执行，运算结果会被传送到累加器中，在累加器中再实现如移位等附加操作。 CALU有两个输