基于FPGA的24#215;24位低功耗乘法器的设计研究.doc

　　基于FPGA的24#215;24位低功耗乘法器的设计研究 摘 要:通过对现有编码算法的改进,提出一种新的编码算法,它降低功耗的方法是通过减少部分积的数量来实现的。因为乘法器的运算主要是部分积的相加,因此,减少部分积的数量可以降低乘法器中加法器的数量,从而实现功耗的减低。在部分积的累加过程中,又对用到的传统全加器和半加器进行了必要的改进,避免了CMOS输入信号不必要的翻转,从而降低了乘法器的动态功耗。通过在Altera公司的FPGA芯片EP2C70F896C中进行功耗测试,给出了测试结果,并与现有的两种编码算法进行了比较,功耗分别降低3.5%和8.4%。 关键词:乘法器; 动态功耗; FPGA; ASIC 教育大论文下载中心.jiaoyuda.编辑。 　　中图分类号:TN492-34文献标识码:A 　　:1004-373X(2010)22-0015-04 　　 　　Design of 24×24 bit Loation Engineering, BEijing Jiaotong University, BEIjing 100044, China; 　　2. Institute of Microelectronic Application Technology, Beijing Union University, Beijing 100101, China) 　　Abstract:A ne is introduced through improving the existed coding algorithms. The algorithm can decrease the poultiplier ethod of reducing the number of partial production. The main operation of multiplier is the sum of partial productions, so this method can decrease the number of adder in multiplier and decrease the poultiplier. During the sum of partial productions, it improves the basic structure of the traditional full-adder and half-adder, and reduces the activity rate of the input signal of CMOS, so decreases the dynamic poultipliers s, the poproved coding algorithm is decreased by 3.5% and 8.4%.Keyultiplier; lo1,m2分别是乘数和被乘数,且令m1如果用m2与m1中的每一位相乘,则会产生6个m2和2个“0”列,如果按照Sanjiv Kumar Mangal 和 R.M.Patrikar[1]所建议的方法,则: 　m1)n1)- 　n2) (4) 　　将m2分别与n1和n2相乘,再将它们的乘积相减即得乘积结果。但是,在这一过程中,一共产生4个m2。如果按照本文所建议的方法,会进一步降低m2的数量,即: 　m1)n1)n2) (5) 　　由式(5)可以看出,n1和n2中共有3个“1”,因此,可以进一步降低部分积的数量。当乘数的位数较大时,本文提出的算法优越性更大。具体编码流程如图2所示。 　　3 部分积的产生及相加 　　在数字电路中,功耗主要由3部分构成,即[2]: 　　Pavg=Pdynamic+Pshort+Pleakage (6) 　　式中:Pdynamic是动态功耗;Pshort是短路功耗;Pleakage是漏电流功耗。当CMOS的输入信号发生翻转时,会形成一条从电源到地的电流Id对负载电容进行充电,从而产生Pdynamic。一般情况下,Pdynamic占系统功耗的70%～90%。因此,有效地降低Pdynamic也就降低了电路功耗。 　　为了降低CMOS输入信号的翻转活动率,本文对部分积相加过程中用到的全加器和半加器[3]进行了必要的改进,从而避免当乘数y的某一位是“0”时输入信号的翻转,本文的全加器和半加器的结构如图3所示。 　　图2 降低y中“1”的数量的编码算法流程图 　　图3 改进后的全加器和半加器电路图