2013-下-7-2 中断系统.ppt

第7章 微型计算机中断系统 微机原理与接口技术 * 本章目录 7.1 中断的基本概念 7.2 可屏蔽中断处理过程 7.3 中断源识别和中断优先级 7.4 可编程中断控制器8259A 8259的组成和接口信号 中断管理接口的主要功能 向CPU的引脚INTR发中断申请信号 当有多个外设同时发出中断请求时， 能按照一定的优先级顺序，向CPU发出中断申请， 使CPU能优先响应优先级最高的外部设备的中断申请。 送中断类型号 在CPU中断响应周期，针对不同外设的中断请求，向CPU传送不同的中断类型号，使CPU执行相应的中断子程。 Intel 8259A PIC（Programmable Interrupt Controller） 可对8个中断源实现优先级控制 可扩展至对64个中断源实现优先级控制 可编程设置不同工作方式 根据中断源向x86提供不同中断类型码 在PC/XT机中，有一片8259A中断控制芯片，可管理8个中断源。在PC/AT机中有两片8259A中断控制芯片，可管理15个中断源 7.4.1 8259A引脚及内部结构 CPU侧 CS# DB0~DB7 RD#、WR#、A0； INT、INTA#； 外设侧 IR0~IR7； 级联： SP#/EN#、CAS0~CAS2。 8259A的引脚 8259A内部结构 中断请求寄存器IRR 保存从IR0～IR7来的中断请求信号，某位=1表示对应的IRi有中断请求 中断屏蔽寄存器IMR 存放中断屏蔽字，某位=1表示对应的IRi输入被屏蔽 中断优先权判别电路PR 确定是否向CPU发出中断请求，中断响应时确定ISR的哪位应置位及把相应中断的类型码放到数据总线上 中断服务寄存器ISR 保存所有正在服务的中断源，某位=1表示对应的IRi中断正在被服务 8259A内部结构 优先权电路 选出优先级最高的中断i，由INTA#脉冲将它存入ISRi 数据总线缓冲器 三态，双向，8位，传输控制字和状态信息 读写控制逻辑 接收来自CPU的输出命令 4个初始化命令寄存器ICW1、ICW2、ICW3、ICW4 3个操作命令寄存器OCW1、OCW2、OCW3 A0与RD#,WR#组合对这8个寄存器进行寻址 CS#为8259A的片选信号 8259A工作过程 8259A对中断请求的处理过程如下： 当某IRi有效时，IRR相应位置1 若有效的IRi未被屏蔽，则向CPU发出中断请求 检测到第1个INTA#信号后，置ISRi=1，IRRi=0 检测到第2个INTA#信号后，把ISRi=1中最高优先级的中断类型码放到DB上 若工作在AEOI方式，在第2个INTA#结束时，使ISRi复位；否则由CPU发出EOI命令使ISRi复位 7.4.2 8259的级联工作方式 单片8259A可支持8个中断源； 采用多片8259A级连，可最多支持64个中断源。n片8259A可支持7n+1个中断源； 级连时只能有一片8259A为主片，其余的均为从属片； 涉及到的8259A引脚包括： CAS0-CAS2 SP# / EN# IRi INT 级连电路连接方法 7.4.3 8259工作方式 边沿触发方式 正跳变向8259A请求中断。 电平触发方式 高电平向8259A请求中断，响应中断后要及时清除高电平。 查询中断方式 外设向8259A请求中断，但8259A不向CPU发中断请求信号INT。而是将请求状态保存等待CPU来查询 PC机初始化为边沿触发 2. 连接总线与级联方式 非缓冲方式 小系统中，8259A数据线直接连系统数据总线，不需要总线缓冲器，此时SP#/EN#表示级联时主/从关系。 主片：SP#/EN#接高电平； 从片：SP#/EN#接低电平 缓冲方式 大系统中，通过总线驱动器和数据总线相连，此时SP#/EN#表示数据传送方向，级联时主/从关系通过软件设定ICW4来决定。 PC机初始化为非缓冲方式 图: 8259A缓冲方式下级连结构 3. 屏蔽方式 缺省特性：自动屏蔽低于自己优先级的IR 正常屏蔽 IMR中相应位置位； 特定屏蔽 开放比自己优先级低的IR。 PC机初始化为缺省正常屏蔽特性 4. 中断优先方式 1）固定优先权： 从IR0~IR7降序； 2）循环优先权 自动轮转：刚被服务的IR的优先级降至最低 指定轮转：指定的IR的优先级降至最低 PC机初始化缺省为固定优先权 4. 中断优先方式 1）固定优先级方式 所有中断请求IRi的中断优先级固定不变 优先级排列顺序可编程改变 加电后8259A的默认方式，默认优先级顺序从高到低为IR0～IR7 4. 中断优先方式 2）循环优先级方式 中断源轮流处于最高优先级，即自动中断优先级循环 初始优先级顺序可用编程改变 某中断请求IRi被处