第四章 MOS逻辑集成电路-5.pptVIP

CMOS动态和时序逻辑 动态逻辑电路的特点 预充-求值的动态CMOS电路 多米诺（Domino）CMOS电路 时钟CMOS电路 时序逻辑电路 动态逻辑电路的特点 静态逻辑电路：稳定的输入信号使MOS晶体管保持在导通或截止状态，从而维持稳定的输出状态 动态逻辑电路：利用栅电容的存储效应来保存信息，因此即使输入信号不存在，输出状态也可以保持，但是信息不能长期保持，会由于泄漏电流的存在使存储的信息丢失 优点：简化电路、减少器件、降低功耗、减少面积、提高工作速度、无比电路；不要求PMOS和NMOS管成对出现 缺点： 随着集成度的提高，器件尺寸减少、工作电压下降，将使得存储的电荷量减少，影响电路的可靠性 电路中的泄漏电流必须很小，对工艺要求高 出现“电荷分享”问题，造成信号损失 需要时钟信号，使电路设计更复杂 由于动态电路不能在很低频率下工作，使功能测试困难 CMOS动态和时序逻辑 动态逻辑电路的特点 预充-求值的动态CMOS电路 多米诺（Domino）CMOS电路 时钟CMOS电路 时序逻辑电路 预充-求值的动态CMOS电路 波纹动态逻辑电路 参看右图（与图4-30a对比） 当φ=0时，PMOS管导通，对负载电容充电，使Vout=VDD。输出是“不真”的，预充阶段 当φ=1时，PMOS管截止，输出电平有输入信号决定，Vout=AB+C。求值阶段 存在输入信号的约束和功耗问题 预充-求值的动态CMOS电路 图4-30（a） 当φ=0时，PMOS管导通，NMOS管截止，下拉通路断开，使Vout=VDD。输出是“不真”的，预充阶段 当φ=1时，PMOS管截止，NMOS管导通，输出电平有输入信号决定，Vout=AB+C。求值阶段 此种电路为无比电路，但存在上升沿时间和下降沿时间的问题 电荷分享 若输入信号在求值阶段变化，可能会引起电荷分享问题，使输出信号变坏 电荷分享使得输出高电平下降 当出现“电荷分享”状况时会有电荷流动，此电荷再分配过程中结点电位随时间变化 解决方案 不能用富NMOS与富NMOS（或富PMOS与富PMOS）电路直接相连 例如富NMOS电路，输出结点预充的高电平可以使下一级电路中的NMOS管导通，可能引起误操作，破坏电路的正常输出 以富NMOS的与非门和或非门级联为例分析 降低了输出高电平 采用富NMOS与富PMOS交替级连的方式 时钟设计 基于同一个时钟信号的多级预充求值电路不能进行级联 采用多个时钟信号控制 时钟频率的设计 最高频率：上升、下降延迟时间约束 最低频率：各种泄漏电流约束 时钟信号的设计 时钟信号的频率对电路可靠工作是非常重要的 时钟信号的最高频率由电路的充放电时间限制 时钟信号的最低频率受存储电荷的泄漏时间限制 需要两相相反的时钟 采用一级反相器实现 采用H的接入方式 采用传输门和反相器延迟时间一样 CMOS动态和时序逻辑 动态逻辑电路的特点 预充-求值的动态CMOS电路 多米诺（Domino）CMOS电路 时钟CMOS电路 无竞争动态CMOS电路 CMOS触发器 时序逻辑电路 多米诺（Domino）CMOS电路 多米诺CMOS电路采用一级预充-求值的动态逻辑门加一级静态CMOS反相器构成。如图4-30（b） 反相器起隔离作用、增加了驱动能力 实现不带“非”的逻辑 级连电路图4-31 预充阶段：动态电路输出结点电压都为1 求值阶段：连锁放电反应 电荷分享 使动态电路后面的反相器的噪声容限下降 使存储的高电平下降，动态保持时间减少 改善方法 在多米诺电路中增加一个PMOS反馈管 增加对中间结点预充电的管子 优点和缺点 多米诺逻辑的优点 满足动态逻辑的正确性级联规则 动态逻辑的扇出通过静态反相器驱动，较之动 态逻辑具有低输出阻抗的优点 静态反相器较之动态逻辑具有更低的负载电容 速度快 多米诺逻辑的缺点 只能实现非反向逻辑 多米诺逻辑的适用性 应用在具有大扇出的电路中（ALU、复杂控制逻 辑） 可以实现高速的电路（因为由高到低的时间延迟 为0）、静态反相器可以进行大扇出优化 多米诺逻辑常常应用于高速器件中，第一个32位 处理器BellMAC32[81]就是使用这样的逻辑 多米诺逻辑的进一步应用受无法进行反向逻辑计 算的限制 CMOS动态和时序逻辑 动态逻辑电路的特点 预充-求值的动态CMOS电路 多米诺（Domino）CMOS电路 时钟CMOS电路 时序逻辑电路 时钟CMOS电路 C2MOS电路 在静态CMOS逻辑门的基础上，在上拉通路和下拉通路中各增加一个受时钟控制的MOS管 “求值-保持”的工作方式 另一种构成方式 采用静态逻辑门加一个时钟信号控制的传输门组成（如图4-24、4-25：移位寄存器） 同步CMOS逻辑电路工作原理 Φ=“1”，Vi=“1”，输出节点放电 Φ=“1”，Vi=“0”，输出