薄厚膜集成电路02_3.pptVIP

c. 膜电感的平面结构造成的电磁泄漏大，容易引起与其他导体、元件的寄生耦合 基于以上原因，目前在混合集成电路中倾向于尽量避免使用膜电感 器。 六、膜导体的设计 薄厚膜混合集成电路中导体的主要作用： 膜式元器件之间的互连线，以及电阻器的引出端； 外贴分立元件的焊接区； 外引出线的焊接区； 膜电容器的上下电极； 膜电感器的螺旋条纹。 针对以上应用，膜导体必须达到以下要求： 电阻率低； 与基片和介质材料附着牢固； 电性能稳定； 与其他膜式元件搭接和焊接性能良好； 容易成膜； 有时还要求能够电镀加厚(厚膜电容的阳极氧化) 在设计中，膜导体需注意的事项： 膜导体的方阻通常应低于0.1欧/方，如果为了降低方阻而过分 增加厚度，会产生大的应力，使其对基片的附着性能变坏； 若以很窄的线宽设计很长的导体，会引入相当大的寄生串联电 阻。例如，以0.1欧/方的Cr-Au材料设计宽0.2mm,长8mm的薄膜导 体，具有4欧的电阻，会给电路性能带来很大影响。 g. 当有多层互连时，将导体密度最大的置于最下层，以便使最上 层的导体布图简化。 h. 在相邻层上不允许有平行导体，以降低分布电容。最好设计成相互垂直的方式，如果条件不允许，导体也不应该在相互头顶上以完全相同的方向走线。 平面化总体设计的一般原则 前面已经讨论了薄厚膜混合集成电路中膜式元件和膜导体的设计，下面将要介绍薄厚膜集成电路平面化总体设计的一般向原则，包括了：同一电路中各膜式元件、互连导体、焊接区的形状、取向和它们的推荐细节尺寸、最小细节尺寸、电路图形的粗略布局等。 下面的设计适用于厚膜和薄膜两种混合电路的工艺技术。 1.初步的物理布图 在这个阶段中，电路工程师和布图工程师必须紧密合作，以便确保能够满足电路的功能设计目标和物理设计目标。布图工程师的一个重要任务就是确定是否能将规定的电路功能布在给定的基片面积中。 2.估计基片面积 用混合电路主部件表这样的表格列出全部分立器件、晶体管、二极管、IC、片电容和片电阻等，并记录其最大尺寸、参数值、公差和功耗。计算和列出每个电路元件的面积。将每个元件的面积相加，再乘以因子10，这个因子考虑了引脚焊盘的面积和所有互连线所占的面积。此计算对已知数量的器件给出了一个近似的基片面积。 3.最后物理布图 下面是最终物理布图所采用的步骤： a.分析和重画电路原理图，以减少的消除交叉线的数目，在基片边 上确定外引脚位置，将所有元件放在它们相应的位置上，功率元件 应均匀分布，输入/输出引脚应很好地分开。 b.决定全部膜电阻器的尺寸和形状。 c.定位关键元件位置。 d.定位外引脚的线焊焊盘，通常使用封装底座主轮廓图。 e.决定其他电路元件的位置，画出互连图案。 f.确定所有片状元件的取向，确定电路元件的特性、微调的方向和 此设计付诸制造所必需的材料和工艺。 g.无论什么地方，应尽可能将导体与基片边缘平行放置。 h.保持导线尽可能短而宽，以便将附加的电路电阻、分布电容和 TCR增加最小化。 i.设计从基片到封装底座出脚的线焊焊盘应最小为0.4mm*0.4mm.基 片到器件或基片到基片的跳线的焊盘应最小为0.3mm*0.3mm. j.避免从分立部件(如电容器)底下过线。 k.如果需要，设计0.4mm方形的金属化盘作为测试点，并提供足够 的空间，以避免探针探测时损坏细的导线。 l.布图完成后，元件在布图上要从左到右编号(R1,R2,Q1,Q2等)。将 这些标识传送到电路原理图上。当返工或查故障时容易找到元件。 4.方便组装的辅助标记 若面积允许时，为方便组装在布图上应设计有组装辅助标记，包 括焊点位置和芯片取向，在布图上也可以加上部件号。 5.器件的放置 a.半导体器件贴装到基片金属化贴装盘上。为使器件能正常工作， 必须了解各种器件的贴装盘电位。 b.相同类型的元件取向应尽可能在相同方向，这将使组装不易出错 c.所有芯片取向应该与基片的边平行。 d.用环氧粘结的芯片的贴装盘的尺寸应等于芯片每边最大尺寸再加 上0.1mm. e.关于共熔焊芯片的贴装，焊盘的尺寸应大于芯片每边最大尺寸加 上0.5mm.当面积允许时，尺寸应尽可能大到足以容纳两个芯片， 以方便返工。 f.集成电路芯片间的最小间隙为1mm. 6.线焊指南 片式元件连接到电路中是用线焊方法，线用金线或铝线。 直径为0.04mm的金线典型用于基片到基片的跳线和基片到封装输 出脚的连接；直径为0.03mm的金线或铝线典型用于从片状元件到 薄膜基片的连接；直径为0.03mm的金线典型用于从片状元件到厚 膜基片的连接。 互连导体的形状、取向和尺寸 a.应当使用与矩形基片边缘平行的 直线