嵌入式硬件基础知识汇总.pdf

一些问题： 什么是布尔式？ 即要么是 0 要么是 1 的形式。 关于 D 触发器： Rd ：清零端，若为低电平，则Q=0 ； Sd：预置端，在Rd 为高电平的前提下，若 Sd 为低电平，则 Q=1 ； D ：信号输入端 CP ：时钟信号输入端，上升沿有效，即 CP 信号上升沿时，触发器写入 D 端信 号的状态。 RS232C ： 逻辑 1(MARK)=-3V～-15V 逻辑 0(SPACE)=+3～+15V 因此它为负逻辑。 RS485: 采用差分信号负逻辑，-2V～-6V 表示“0 ”，+2V～+6V 表示“1”。 TTL:妥善的处理速度和功耗之间的矛盾，但是需要注意有时候负载效应可能引 起电路工作不正常，驱动能力一般为几毫安到几十毫安。因为有些 TTL 电路需 要下一级的输入阻抗作为负载才能正常工作。 CMOS:较低功耗，驱动能力弱一些。 FPGA （Field －Programmable Gate Array ），即现场可编程门阵列。它是作为专用 集成电路（ASIC ）领域中的一种半定制电路而出现的，既解决了定制电路的不 足，又克服了原有可编程器件门电路数有限的缺点。 CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从 PAL 和 GAL 器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路 范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。 FPGA 是基于查找表结构的，而 CPLD 是基于乘积项结构的。 FPGA 更适合于完成时序逻辑，CPLD 更适合完成各种算法和组合逻辑。换句话 说，FPGA 更适合于触发器丰富的结构，而 CPLD 更适合于触发器有限而乘积项 丰富的结构。 SRAM 是英文 Static RAM 的缩写，即静态随机存储器。它是一种具有静止存取 功能的内存，不需要刷新电路即能保存它内部存储的数据。 DRAM （Dynamic Random Access Memory ），即动态随机存取存储器最为常见的 系统内存。DRAM 只能将数据保持很短的时间。为了保持数据，DRAM 使用电 容存储，所以 必须隔一段时间刷新（refresh ）一次，如果存储单元没有被刷新， 存储的信息就会丢失。 锁相环： 锁相环 (phase-locked loop)为无线电发射中使频率较为稳定的一种方法，主要有 VCO （压控振荡器）和PLL IC ,压控振荡器给出一个信号,一部分作为输出，另一 部分通过分频与 PLL IC 所产生的本振信号作相位比较，为了保持频率不变，就 要求相位差不发生改变，如果有相位差的变化，则 PLL IC 的电压输出端的电压 发生变化，去控制 VCO,直到相位差恢复！达到锁频的目的！!能使受控振荡器的 频率和相位均与输入信号保持确定关系的闭环电子电路。 相位补偿： 在具有高放大倍数的中间级，利用一小电容 C （几十～几百微微法）构成电压 并联负反馈电路。可以使用电容校正、RC 校正分别对相频特性和幅频特性进行 修改。 逐次逼近式 AD 转换器中有一个逐次逼近寄存器 SAR，其数字量是由它产生的。 SAR 使用对分搜索法产生数字量，以 8 位数字量为例，SAR 首先产生 8 位数字 量的一半，即 8b1000000，试探模拟量 Vi 的大小。若 VoVi ，清楚最高位；反 之，则保留最高位。在最高位确认后，SAR 又以对分搜索法确定次高位，即以 7 位数字量的一半 8by1000000 （y 由前面的过程已确认）试探模拟量Vi 的大小。 依此类推，直到确定了 bit0 为止，转换结束。 压控振荡器 voltage-controlled oscillator 指输出频率与输入控制电压有对应关系的振荡电路(VCO)，频率是输入信号电压 的函数的振荡器 VCO ，振荡器的工作状态或振荡回路的元件参数受输入控制电 压的控制，就可构成一个压控振荡器。 人们通常把压控振荡器称为调频器，用以产生调频信号。在自动频率控制环路和 锁相环环路中，输入控制电压是误差信号电压，压控振荡器是环路中的一个受控 部件。 冒泡排序算法的运作如下： 比较相邻的元素。如果第一个比第二个大，就交换他们两个。对每一对相邻元素 作同样的工作，从开始第一对到结尾的最后一对。在这一点，最后的元素应该会 是最大的数。针