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　　分析基于FPGA的任意信号发生器设计外文翻译 分析基于FPGA的任意信号发生器设计外文翻译 导读：基于FPGA的任意信号发生器设计外文翻译 基于FPGA的数字信号发生器的设计 在现代电子测量技术的研究及应用领域中，常常需要高精度且参数可调的信号源。数字信号发生器已成为现代测量领域应用最为广泛的通用仪器之一，代表了信号源的发展方向。而随着大规模可编程逻辑器件FPGA的发展以及可编程片上系统（SOPC）设计技术的日渐成熟，为这类信号发生器的设计与实现提供了理论依据与技术支持。本文设计的数字信号发生器以直接数字频率合成（DDS）技术为核心，用现场可编程门阵列（FPGA）来实现频率和相位的预置和改变，并完成信号的频率和相位差显示。设计中采用的是直接数字频率合成（DDS）技术，该技术是一项关键的数字技术，能很好的实现信号在幅度，频率以及相位等方面的移动。系统以EDA软件为工具，采用VHDL语言，满足了对数字信号控制的更高要求。结果表明，采用EDA技术设计的数字信号发生器使得数控系统与其他的电路实现的数字信号发生器相比具有更高的可靠性、实时性、运算速度高以及集成度高等特点。该数字信号发生器的设计可像软件一样随时更改，这就为系统维护带来了方便，同时结合FPGA有效地扩展输出波形的频率范围，实现了输出两路高精度相位差的正弦信号，使系统性能稳定可靠。 关键词：信号发生器；DDS；片上可编程系统；FPGA； 1 导言 然而，随着FPGA的资源合理使用，使用FPGAFPGA本质上是一种数字设备。 进行数字化多通道模拟波形成为了一种可能。数字化的波形可直接在FPGA内部处理。目前有几种模拟信号数字化的可能的方案。我们计划在FPGA 模数转换器的研究中使用一种基于在图1所示的斜坡比较的方法。 图1 基于FPGA的模数转换器 模拟输入均直接连接到FPGA的输入引脚。一个无源RCX络连接到FPGA的输出引脚，以便生成定期参考电压斜坡。当参考电压斜坡到达输入电压等级时，差分输入缓冲器被用作比较器来产生FPGA内部逻辑转换。转换时间是通过TDC块在FPGA中实现被数字化的。从这段时间以后，RCX络参数和坡道起动时间可以从已知的输入电压大小而得到。如今，FPGA器件被设计成与各种差分信号标准兼容以后，差分输入缓冲器由于其有效的大的输入电压范围成为了很好的比较器。许多基于比较器的ADC方案可以用FPGA来实现。例如，通过?-?计划，在较大的FPGA资源使用下（通常是每通道4个I / O引脚），信号可以被迅速地跟踪，并且只产生很小的数字化误差。随着威尔金森破败的计划，负责窄脉冲一体化可以用数字化来结合，尽管越来越多的外部模拟电路是必要的。我们在此研究的斜坡比较方案（或者在分类借鉴基础上的单斜坡ADC，尽管这两个坡道的斜坡可以被利用）是对于相对缓慢的信号大通道数的应用的一种合适的选择。 （在一些参考资料里，单斜坡计划被误认为是参照基于双斜坡原则的威尔金森ADC。）一个关键的功能块，时间数字转换器（TDC）在FPG 3 4 5 6 7 8 9 10 分析基于FPGA的任意信号发生器设计外文翻译 导读：基于FPGA的任意信号发生器设计外文翻译TDC电路输入被缓冲，然后以同样的传播延迟发送到四个寄存器。这四个寄存器连接到有90°相位差的四个内部时钟上。0度和90度的时钟通过相锁回路（PLL）时钟合成器产生。他们的倒置用于产生180度和270度的时钟。根据到达时间，有关的输入逻辑电平转换被记录在不同地点的四个寄存器内。我们在Altera的CycloneFPGA器件设备（EP1C6Q A是需要的。有两种TDC方案可以在FPGA中实现：延迟链 方案和多采样方案。我们在这项工作中使用的TDC是涉及四时钟的多采样方案。在 分析基于FPGA的任意信号发生器设计外文翻译 导读：基于FPGA的任意信号发生器设计外文翻译被数字化了。该测试展示了一个以22.5兆每秒的采样速率的6位的测量范围，而样本的尾部坡道动态范围大约是8位。图7（a）输入波形（b）数字化波形被动元件被选择为下一代X络的参考电压斜坡，主要是为了简单。被动的RCX络的斜坡电压在本质上是非线性，这在有时被认为是一种缺陷。然而，在FPGA种，纠正非线性仅仅是通过查表 存器的一致的传播延迟，从而获得均匀的位宽，最大限度地减少微分非线性。 图3 FPGA中的时序关键路径 逻辑元件布局由“手动“的电子数据表完成。所有的TDC通道（每通道约10项）在输入缓冲区和触发器的位置都被保存在电子表格。在Cyclone FPGA器件中，四个通道都被集中在五个逻辑阵列块（LAB）里，如上面所示。设计者可能会进一步安排好每一个4通道组的位置去不断调整从输入引脚的输入延迟组，便于使不同群体的倾斜通道的最小化。试算表是编码