电子EDA复习资料（五邑大学）实验三 数字频率计.docVIP

实验三 数字频率计 模10计数器设计： 控制模块设计： 锁存模块设计： 实验四 英语字母显示电路 实验五 序列检测器 实验六 数字频率计的Verilog HDL语言实现 Module sy6(signal_in,clock_1Hz,reset,out0,out1,out2,out3,out4,out5); input signal_in,clock_1Hz,reset; output[3:0] out0,out1,out2,out3,out4,out5; reg[3:0] out0,out1,out2,out3,out4,out5; reg count_en,count_clr; reg[3:0] i,j,k,l,m,n,ii; reg jinwei1,jinwei2,jinwei3,jinwei4,jinwei5; always@(posedge clock_1Hz) // 把1Hz的基准时钟分频 // begin count_en=!count_en; end always@(posedge signal_in) //当count_en=1时对输入信号signal_in计数（个位） // begin if(!reset) begin count_clr=1; i=0; end else if(count_en) begin ii=0; count_clr=0; jinwei1=0; i=i+1; if(i==10) begin jinwei1=1;i=0;end end else begin ii=ii+1; i=0; if(ii==2)count_clr=1; //先锁存，后清零。// end end always@(posedge jinwei1 or posedge count_clr) // 对signal_in计数（十位）// begin if(count_clr) j=0; else begin jinwei2=0; j=j+1; if(j==10) begin jinwei2=1;j=0;end end end always@(posedge jinwei2 or posedge count_clr) // 对signal_in计数（百位）// begin if(count_clr) begin k=0; end else begin jinwei3=0; k=k+1; if(k==10) begin jinwei3=1;k=0;end end end always@(posedge jinwei3 or posedge count_clr) // 对signal_in计数（千位）// begin if(count_clr) begin l=0; end else begin jinwei4=0; l=l+1; if(l==10) begin jinwei4=1;l=0;end end end always@(posedge jinwei4 or posedge count_clr) // 对signal_in计数（万位）// begin if(count_clr) begin m=0; end else begin jinwei5=0; m=m+1; if(m==10) begin jinwei5=1;m=0;end end end always@(posedge jinwei5 or posedge count_clr) // 对signal_in计数（十万位）// begin if(count_clr) begin n=0; end else begin n=n+1; if(n==10) begin n=0;end end end always@(negedge count_en) // 在count_en下沿锁存结果// begin out0=i; out1=j; out2=k; out3=l; out4=m; out5=n; end endmodule