系统芯片SOC设计原理课件作者罗胜钦第10章节可测试结构设计.ppt

第十章 可测试结构设计 10.1 大规模集成电路可测试设计的意义 ·芯片生产后测试， ·芯片封装完成后的电路测试， ·集成电路装上PCB后测试， ·系统成套完成后测试， ·在使用现场测试。 测试结果的可靠性取决于测试信号的正确性和完整性。 测试用的输入信号称为测试失量信号或测试码。测试码的产生方法称为测试码生成，测试码可以由人工生成，也可以由计算机自动生成。 对于具有n个输入的组合电路，每一个测试失量可以唯一决定一个无故障输出，因而每个测试向量都可以是一个测试。n个输入的电路，最多有2n个测试失量。 对于一个具有n个输入并且在电路内具有m个寄存器的电路，最多有2n+m个测试失量。 测试码的设计目标是希望以尽可能小的测试失量集合，得到尽可能高的故障覆盖率。 故障覆盖率= 10.2 可测试性基础 10.2.1 故障模型 功能块级故障模型， 逻辑门级故障模型, 晶体管级故障模型。 故障模型应具备精确性和易处理性两个特点，以便准确地反映某一类故障对电路和系统的影响，并进行各种运算处理。 逻辑门级故障，即由于电路的逻辑值变化引起逻辑功能发生错误的故障。 10.2.1 故障模型 1. 固定故障（stuck-at fault） 固定故障是指电路中某个信号线（输出或输入）的逻辑电平固定不变。固定型故障又有单固定故障和多固定故障之分。 电路中有且只有一条线存在固定型故障，称为单固定故障 ,它主要反映某一个信号线上的逻辑电平不可控，在系统运行的过程中永远固定在一个电平上。如果该电平固定为高电平，则称为固定1故障（stuck-at-1），记为s-a-1；如果固定为低电平，则称为固定0故障（stuck-at-0），简记s-a-0。 二输入或非门的s-a-1故障 2. 桥接故障（bridging fault）模型 当两根或者多根信号线连接在一起而引起电路发生的故障称为桥接故障。桥接故障有明显的规律，即在搭接线处实现线逻辑，正逻辑时实现的是线与功能，负逻辑时实现的是线或。 桥接故障 3. 固定开路故障（stuck-open） 4. 时滞故障（delay fault）模型 时滞故障是一种动态故障，这种故障在低频时工作正常，随着信号频率的升高，元件的延迟时间有可能超过规定的值，从而导致时序配合上的错误，使电路的功能出错，这种故障称为时滞故障。 5 冗余故障 10.2.2 可测性分析 可控制性：所谓可控制性，是通过电路的原始输入向电路中的某个节点赋规定值（0或1）难易程度的度量。 可观察性：所谓可观察性是通过电路的输出了解电路中某个节点值的难易程度。 可测性：可测性是可控制性与可观察性的综合，是电路中故障检测难易程度的度量。 1. SCOAP算法 SCOAP算法对电路中的每个节点用六个参量描述 组合0可控制性 组合1可控制性 时序0可控制性 时序1可控制性 组合可观察性 时序可观察性 几个定义 定义1. 为了使电路中一内部节点N的值为0(1)，在电路中需给节点赋以确定值的最少赋值次数之和，称为节点N的组合0(1)可控制性，以CC0(N)和CC1(N)表示。当有重复赋值时应重复计数。 定义2.为了使电路中一内部节N的值为0(1)，在电路中必须置确定逻辑值的时序节点的最小次数，称为节点N的时序0(1)可控制性，记为SC0(N)和SC1(N)。时序控制性表示了控制节点所需的时帧数。 定义3. 若电路内部有节点N，则从N到原始输出之间的标准组合单元数与把N的故障信息传播到原始输出而需要赋组合节点确定值的最少赋值次数的和，叫做节点N的组合可观察性，用CO(N)表示。相应地，节点N到原始输出之间的标准时序单元数与N的故障信号传播到一个原始输出所必须控制的标准时序单元数之和，称为节点N的时序可观察性，用SO(N)表示。 2.统计分析方法 统计分析方法建立在概率统计的理论基础上，计算复杂性低，且效果也较好。STAFAN算法（STAtistical Fault ANalysis）算法是其中较好的一个。 定义4：对于一个随机选择的矢量，当将它施加于电路时，电路中l线具有值1的概率称为线l的1-控制率，用C1(l)表示，l线具有值0的概率叫做线l的0-控制率。 定义5：当电路中线l的值为1(或0)时，在原始输出观察到线l的概率，叫做线l的1-观察率(或l的0-观察率)。这是一个给定线l值为1或0的情况下，从线l敏化一条通路到原始输出的条件概率。 10.2.3 测试向量生成 1.布尔差分法 布尔差分法的基本思想是推导两个布尔表达方式。一个表达式表示无故障电路的逻辑特性，另一个表达式表示有故障存在的电路的逻辑特性。然后将这两个表达式进行异或运算，若结果为